基于FPGA系统的新一代低噪声DC-DC转换器降噪设计.doc
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1、基于FPGA系统的新一代低噪声DC/DC转换器降噪设计为了提高转换效率,FPGA 系统的设计人员正在放弃使用线性调节器,转而采用开关式 DC/DC转换器。虽然开关式DC/DC 转换器可以显著提高效率,但设计复杂性也会相应提高,同时还会增加器件数量和封装尺寸。对于高速 I/O 而言,最重要的问题在于开关式 DC/DC 转换器可能会引入噪声。名为 PowerSoC 的新型 DC/DC 转换器能够最大程度地降低各种噪声成分,而且其对高速 I/O 的供电性能可以比肩甚至超越线性调节器。PowerSoC 由 Enpirion 公司于 2004 年推出,它将整个DC/DC 转换器集成到单个 IC 封装中,
2、其中包括控制器、门驱动器、MOSFET 开关、高频去耦以及最重要的电感器。大多数PowerSoC 只需要输入和输出滤波电容器,因此整个解决方案既简单又小巧。这种结构非常简单的同步开关式DC/DC 转换器由一对 MOSFET 开关、一个电感器和输入、输出滤波电容器组成。图 1 显示的是处于开关周期中的转换器及其相关的直流 (DC) 和交流 (AC) 路径。当 SW1 闭合(SW2开放),来自电源的电流经电感器流到负载,同时输入和输出滤波电容器对高频交流电流进行分流。当SW2 闭合(SW1 开放),存储在电感器中的能量在开关周期的后半程为负载继续提供电流。开关的开闭和高频 AC电流的流动会产生噪声
3、。噪声和降噪策略步降 DC/DC 转换器首先高效地将直流电压转换为交流电压,然后用滤波器将其转变成伪直流电压。这一过程会产生四种类型的噪声:转换器直流输出上的纹波噪声、转换器输入电源上的纹波噪声、辐射电磁噪声、传导电磁噪声。每种无源电气器件除了自身的基本特性(电阻、电容、电感)以外,都有另外两种寄生特性:比如对电容而言,就有等效串联电阻 (ESR) 和等效串联电感 (ESR);对电阻而言,则有等效串联电感和等效并联电容。输出纹波是开关产生的高频脉动直流经过输出电容滤波后的副产物。图 2 显示了输出滤波电容器的小信号模型以及模型中每个元素对输出纹波波形所起的作用。请注意,输出滤波电容器的 ESL
4、 与 PCB 回流路径走线的寄生电感和转换器的内部寄生电感相结合,就构成了输出滤波器环路的总 ESL。该 ESL 通过感应振铃引起大量高频尖峰。大多数 DC/DC 转换器供应商的产品说明书会提供低通滤波纹波波形,但一般无法可靠反应出给定应用PCB 板上测得的真实纹波情况。要从根本上降低输出纹波,您可降低纹波电流, 也可以降低电容的ESR 和 ESL 以及 PCB 走线的 ESL。提升开关频率可降低给定电感值下的纹波电流,并允许采用尺寸更小的低ESR/ESL 陶瓷电容。但是,开关频率升高会增大 MOSFET 开关的开关损耗,并给效率造成不利影响。就如将电阻并联可以降低总电阻一样, 将多个电容器并
5、联可以降低ESR/ESL。但是增加电容器的数量会增加 PCB 上的 ESL,同时还会增加转换器占用的 PCB 空间。采用较小的滤波器组件(电感和电容)缩短 PCB 的长度可以起到控制PCB ESL 的作用。但遗憾的是,较小的电感通常会在不增加开关频率的情况下增大纹波电流。另一种方法是使用二级滤波,比如在 DC/DC 输出滤波器和目标负载之间放置铁氧体磁珠和电容。这种方法的缺陷在于更多的有损元件会影响调节性能并导致效率降低。输入电压纹波随着 SW1 MOSFET 的开闭,来自电源 (VIN) 的电流会以接近矩形脉冲的波形流出。起伏时间非常短,仅为几纳秒。与输出滤波器电容 ESR 和 ESL以及
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