基于低成本FPGA的CPRI IP核实现.doc
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1、基于低成本FPGA的CPRI IP核实现无线TEM(电信设备制造商)正受到布署基站架构的压力,这就是用更小体积、更低功耗、更低制造成本来建立,部署和运营。达到此目的的关键策略是从基站中分离出RF接收器和功率放大器,用它们来直接驱动各自的天线。这称为射频拉远技术(RRH)。通过基于SERDES的公共无线接口(CPRI)将基带数据传回到基站。本文主要阐述特定的低延迟变化的设计思想,在低成本FPGA上利用嵌入式SERDES收发器和CPRIIP(知识产权)核实现。RRH的部署从“Hotel”基站分离射率(RF)收发器和功率放大器的优点已经写得很多了,如图1所示。但最引人注目的是RRH在功耗、灵活部署、
2、小的固定体积,以及整个低成本方面的优点。图1 射频拉远技术(RRH)方案随着RRH从基站里分散出来,运营商必须确保能够校准无线头和hotel BTS之间的系统延时,因为延时信息是用于系统校准的,必须使整个来回行程延时最短。随着级联的RRH,添加了每个RRH跳的变化,因此这个要求相应增加,针对单程和来回行程,CPRI规范处理这些链路时序的精确性。针对低延迟变化的FPGA实现图2展示了现有的在传统SERDES/PCS实现中的主要功能块,加亮的部分突出了引起延时变化的主要部分(如例子中展示的RX路径)图2 传统的CPRI接收器实现方案延时变化来自几个单元,诸如模拟SERDES和数字PCS逻辑,以及实
3、际的软IP本身。模拟SERDES有相对紧凑的时序;然而,字对齐和 桥接FIFO是两个主要的引起大的延时变化的原因。提出一个解决方案前,重要的是理解为什么字对齐和桥接FIFO有这么大的影响。如图3所示,字对齐功能会导致多达9位周期的延时变化,这取决于10位周期内字对齐指针的初始位置。如果10位采样窗很好地捕获了对齐字符,例如图3中的a)那就没有延时。然而如果采样窗没有与字符对齐,导致多达9位周期的延时,如图3中的b)所示。图3 字对齐的延时变化第二,采用基于SERDES的FPGA混合结构,还需要桥接FIFO(图4)来支持时钟域的转换,从高速PCS时钟到FPGA时钟域,可以引进多达2个并行时钟周期
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