基于扫描的电路设计.doc
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1、基于扫描的电路设计为了确保芯片在制作完成后的正确性,有关电路测试的这个问题越来越受重视。而且其测试的难度及成本也越来越高,于是如何有效地检验电路的正确性,并大幅度地降低测试成本,成为我们现在研究的热点。通常我们在设计芯片的同时,可以根据芯片本身的特征,额外地把可测性电路设计(Design For Testability)在芯片里。谈到可测性的电路设计,内建自测试(BIST)和基于扫描ScanBased)的电路设计是常被提及的。基于扫描的电路设计是可测性设计中最常用的一种方法。它是属于TestPerScan测试方法的电路。目前的测试方法有两种,一种是TestPerScan,另一种是TestPer
2、Clock,这两种测试方法各有各的优缺点。所谓TestPerScan的运作方式,就是我们将一个电路里的全部或部分寄存器串联起来,形成一条扫描链,然后将测试序列在每个周期移入一个值,直到测试向量填满整个扫描路径为止,再经过一个周期后,我们将待测电路的测试结果传到扫描链里。最后移出做压缩分析。这种方法的优点是很容易运用在任何商业性的设计流程中,而且其硬件架构对系统功能的影响较小,控制硬件设计也较为简单:缺点是要*较多的时间来产生测试向量,测试速度慢。所谓TestPer一Clock,就是当我们在测试电路的时候,每一个周期都送进一个新的测试向量进入电路,同时在电路的输出得到测试的结果,所以这种方式的电
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