如何利用开关逻辑结构设计一款10位精度的低功耗SAR ADC?.doc
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1、如何利用开关逻辑结构设计一款10位精度的低功耗SAR ADC?逐次逼近型模数转换器(successive approximaTIONregiSTer analog-to-digital converter,SAR ADC)是应用于采样速率低于5,MHz 的中高分辨率的常见结构,其分辨率一般为816 位,因制造工艺与现代数字CMOS 工艺的兼容性好,且易于在较低的工艺成本下实现,所以广泛应用于现代超大规模集成电路与片上系统(system-on-chip,SOC),如便携式/电池供电仪表、笔输入量化器、工业控制和数据/信号采集器等。设计了一款10位低功耗SAR ADC,采用温度计码控制的开关逻辑结
2、构代替传统的开关阵列控制数模(digital-to-analog,D/A)转换器的动作,从而提高了D/A 转换器的线性度并降低了ADC 的功耗。ADC 在 250,kHz 的采样速度下实现了10 位的模数转换功能,功耗小于2,mW。1 SAR ADC的结构和工作原理传统SAR ADC 的结构主要包括5 个部分,分别是:采样保持电路、模拟比较器、D/A 转换器、逐次逼近寄存器和逻辑控制单元。在很多实际电路中,采样保持与D/A 转换器合二为一。SAR ADC 通过比较器对D/A 转换器产生的参考电压和采样所得的模拟输入电压进行比较,由逐次逼近寄存器逐次地决定每一位数字码,直到完成最低有效位(lea
3、st significant bit,LSB)的转换。SAR ADC采用二进制搜索算法来决定模数转化过程中的数字码值,N 位的SAR ADC需要进行N 步的转化。在SAR ADC 中,数字模块消耗的功耗较小,整个SAR ADC的功耗主要集中在3 个方面。(1)对采样保持电容的充放电。(2)对D/A转换器中二进制加权电容的充放电。(3)模数转换过程中比较器所消耗的功耗。有关降低SAR ADC 功耗的文献通常针对以上3个方面来提出电路结构的改进方案,如在数模转换器中采用特殊结构的电容阵列以及采用功耗较低的动态比较器等。为了降低ADC 的整体功耗,笔者设计的D/A 转换器采用了电荷分配型的结构。与其
4、他同类型ADC的最大区别在于用温度计码的开关逻辑结构代替了常用的二进制码开关来控制D/A 转换器,从而合理优化了电容阵列的开关逻辑结构,减小了开关的动作频率,既提高了D/A 转换器的分辨率和线性度,同时又降低了整个系统的功耗。2 基于开关逻辑结构的D/A转换器2.1 D/A转换器的基本原理传统型电荷分配型D/A 转换器通常由一个二进制加权电容阵列、一个与LSB 等值的电容和开关阵列组成,其转换过程可以分为3 个阶段。(1)采样阶段:此时,所有电容的上极板接地,下极板接输入电压,这样,上极板存储了与输入电压成正比的电荷,这些电荷在D/A 转换器的转换过程中保持不变。(2)保持阶段:此阶段,二进制
5、加权电容的上极板接地开关断开,下极板接地,引起电容阵列上极板的参考电压的变化。(3)再分配阶段:此时,逐次逼近寄存器的最高位被置为1,即最大的电容2N-1C 的下极板连接到基准电压Vref,在下一个时钟周期来临时,最大的电容的下极板的连接状态是由比较器的比较结果决定的。同时次大的电容的下极板连接到基准电压Vref.这个过程将会进行N 次,在每一个时钟周期内比较器的比较结果决定了原先被试探的电容的下极板接地或是接基准电压Vref,同时将比试探电容小一半的那个电容设为试探电容,直到整个转换过程完成,即最小电容的下极板状态被决定。2.2 D/A转换器的低功耗设计所设计的开关逻辑结构的D/A 转换器如
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