QuartusII软件使用及设计流程.ppt
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1、Quartus II软件及其使用,Quartus II使用及设计流程,Quartus是Altera公司推出的新一代开发软件,适合于大规模逻辑电路设计。 Quartus支持多种编辑输入法,包括图形编辑输入法,VHDL、Verilog HDL和AHDL的文本编辑输入法,符号编辑输入法,以及内存编辑输入法。 Quartus与MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发,是DSP硬件系统实现的关键EDA工具,与SOPC Builder结合,可实现SOPC系统开发。,Quartus II设计流程,一、 设计输入,任何一项设计都是一项工程(Project),都必须首先为此工
2、程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库(Work Library)。一般,不同的设计项目最好放在不同的文件夹中,而同一工程的所有文件都必须放在同一文件夹中。 首先建立工作库目录,以便存储工程项目设计文件。在D盘下新建文件夹并取名Mydesign。双击QuartusII软件启动图标,即可启动QuartusII软件,启动界面如图1-2所示。,1.建立工程Project,标题栏 标题栏中显示当前工程的路径和工程名。 菜单栏 菜单栏主要由文件(File)、编辑(Edit)、视图(View)、工程(Project)、资源分(Assignments)、操作(P
3、rocessing)、工具(Tools)、窗口(Window)和帮助(Help)等下拉菜单组成。 工具栏 工具栏中包含了常用命令的快捷图标。 资源管理窗口 资源管理窗口用于显示当前工程中所有相关的资源文件。,工程工作区 当Quartus实现不同的功能时,此区域将打开对应的操作窗口,显示不同的内容,进行不同的操作,如器件设置、定时约束设置、编译报告等均显示在此窗口中。 编译状态显示窗口 此窗口主要显示模块综合、布局布线过程及时间。 信息显示窗口 该窗口主要显示模块综合、布局布线过程中的信息,如编译中出现的警告、错误等,同时给出警告和错误的具体原因。,使用New Project Wizard 可以
4、为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称,还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具,以及目标器件系列和具体器件等。在此要利用“New Preject Wizard”工具选项创建此设计工程,并设定此工程的一些相关的信息,如工程名、目标器件、综合器、仿真器等。,(1)打开建立新工程管理窗。选择菜单FileNew Preject Wizard 命令,即弹出“工程设置”对话框(图1-3),以此来建立新的工程。,(2) 设置工程基本信息,(2)将设计文件加入工程中。 可将与工程相关的所有VHDL 文件(如果有的话)加入进此工程,单击“Add ”按钮,从工程
5、目录中选出相关的VHDL 文件;或单击Add All ,将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。如果还没有建立VHDL文件,就直接点击“Next”即可。,(3)选择目标芯片。 如图1-6,首先在Family 栏选芯片系列,在此选FLEX10K系列,并选择此系列的具体芯片EPF10K10LC84-4。在“Target device”选项下选择“Auto device selected by the fitter”选项,系统会自动给所设计的文件分配一个器件。如果选择“Specific device selected in Available devices list”选项,用户需
6、指定目标器件。在右侧的“Filters”窗口“过滤”选择;Package表示封装; Pin cout表示引脚数,此例选择84;Speed grade表示速度等级,此例选择4。,(4)第三方工具选择。 如图1-7所示,用户可以选择所用到的第三方工具,比如ModleSim、Synplify等。在本例中并没有调用第三方工具,可以都不选.,(5)确认信息对话框。 图1-8所示。建立的工程的名称、选择的器件和选择的第三方工具等信息,如果无误的话就可以单击“Finish”按钮,弹出如图1-9所示的窗口,在资源管理窗口可以看到新建的工程名称half_add。,当工程建立好以后,我们就可以建立设计文件。下面我
7、们以一个半加器的VHDL的设计,来演示在QuartusII如何实现VHDL语言输入 。,(1)建立文件。在图1-9中,单击“File”菜单下的“New”命令或者使用快捷键Ctrl+N,在弹出“New”对话框如图1-10所示。,2.VHDL语言输入法,AHDL文本文件,流程图和原理图文件,网表文件,在线系统文件,Verilog HDL文本文件,VHDL文本文件,图1-11 VHDL文本编辑窗口,(2)输入程序。在图1-11中输入半加器的VHDL程序,如图1-12所示。,(3)保存文件。在图1-12中单击保存文件按钮,弹出对话框如图1-13,将输入的VHDL语言程序保存为half_add.vhd文
8、件,注意后缀名是.vhd,如图1-13。,(4)编译工程。 在图1-11中选择菜单Processing下的Start Complilation,开始编译,并伴随着进度不断地变化,编译完成后的窗口如图1-14所示。如果编译过程出现错误,要将错误改正,保存后再次编译,直到编译无错误为止。到此在QuartusII软件中使用VHDL语言输入完成,接下来是将保存好的VHDL语言程序进行仿真,在软件上验证VHDL语言描述的功能是否能够达到预期目的。,设计仿真的目的就是在软件环境下,验证电路的行为和思想是否一致。 仿真分为功能仿真和时序仿真。 功能仿真是在设计输入之后,综合和布局布线之前的仿真,不考虑电路的
9、逻辑和门电路的时间延时,着重考虑电路在理想环境下的行为和预期设计效果的一致性。 时序仿真是在综合、布局布线后,也即电路已经映射到特定的工艺环境后,考虑器件延时的情况下对布局布线的网络表文件进行的一种仿真,其中器件延时信息通过反向标注时序延时信息实现的。,二、设计仿真,(1)建立矢量波形文件。 File|New 选择Other Files ,选择Vector Waveform File 。,1. 建立仿真文件,(2)添加引脚或节点。图1-16,左键双击“Name”下方空白处,弹出“Insert Node or Bus”对话框,如图1-17所示。单击对话框“Node Finder”按钮后,弹出“N
10、ode Finder”对话框,如图1-18所示。,(3)编辑输入信号并保存文件。在图1-22中单击“Name”下方的“A”,即选中该行的波形。在本例中将输入信号“A”设置为时钟信号,单击工具栏中的 按钮,弹出“Clock”对话框,此时可以修改信号的周期、相位和占空比。设置完后单击“OK”按钮,输入信号“A”设置完毕。同理设置其他输入信号“B”,最后单击保存文件按钮 ,根据提示完成保存工作,如图1-23所示。同时,为了方便读者熟悉其他波形编辑工具的使用,在图1-24中标注了其他波形编辑工具的功能。,功能仿真是忽略延时的仿真,是理想的仿真。怎么设计功能仿真? 首先在图1-23中单击“Assignm
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- QuartusII 软件 使用 设计 流程
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