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1、 1 第一章 緒論 1-1 研究動機與目的 在 CMOS 製程技術的成熟以及元件尺寸不斷縮小,利用 CMOS 設計的高頻電路已可達到系統所需求的效能,這使得 CMOS 高頻元 件越來越受到重視。但隨著 CMOS 製程尺寸的縮小,閘極氧化層越 來越薄,使得氧化層可靠度下降;MOS元件通道長度越來越短,汲 極源極的參雜濃度必須增加以有效防止通道的 punch-through,伴隨 之而來的卻是 MOS 元件因淺接面的形成而導致對 ESD 的防護能力 下降。這些先進製程卻留下一個最大的不良後遺症,就是用這些先 進製程製作的 CMOS IC 很容易就被 ESD所破壞,造成 CMOS IC 的 可靠度問
2、題。當 ESD防護電路無法即時排釋靜電產生的大電流時, 很容易在局部堆積能量,當溫度上升到超過元件材料的安全操作極 限時,就很容易造成下列的損傷: ? Junction 接面可能會熱逃脫而造成更多的熱和載子,使得接 面被融化, 載子交錯擴散開來,晶格也有可能因此產生缺陷。 ? 氧化層可能產生裂縫空隙或是蒸發汽化,以致於形成短路或 開路。 ? 金屬或接線窗(via)可能會因電流密度過高產生過高的溫度而 造成融熔或蒸發, 或是金屬原子飄移堆積,形成短路或開路。 2 因此,如何提供 LNA(low noise amplifier)一類的高頻積體電路在 此些不利製程因素下,還能達到有效的 ESD保護能
3、力越形重要。在 無線射頻接收器(transmitter-receivers)裡都必須有一或多個低雜訊 放大器將從天線接收到輸入的微弱高頻訊號,放大之後加以降頻以 方便將訊號在基頻做一些數位的處理。 但此類 RF 高頻電路卻常為了 避免 ESD保護電路在信號輸入端形成的電阻或電容負載效應,而無 法提供有效率的 ESD防護。因此本論文將針對高頻互補式金氧半低 雜訊放大器(CMOS low noise amplifier)的 ESD靜電防護技術作深入 之探討。除了以電感來當作信號輸入端的 ESD防護元件外,在本論 文的前半段更提出一個在 CMOS 深次微米製程技術中,不需增加額 外的光罩或製程步驟、
4、不需額外的外部觸發電路即可大幅降低佈局 面積 , 可提供壓艙電阻(ballasting resistance)的創新島嶼型汲極 NMOS 電晶體。在 0.25m製程技術中,將此創新元件用於 ESD防護時其 正 HBM ESD防護能力超過 33.3 V/m。同時此創新島嶼型汲極 NMOS元件可因採取了島嶼型汲極之結構而有效地減少汲極 PN接 面產生軟性崩潰(drain junction soft-breakdown)的效應,其驅動能力也 較一般汲極使用 SAB(silicided diffusion blocking)光罩的電晶體為 佳。在次微米及深次微米技術中,此創新島嶼型汲極 NMOS 電晶
5、體 將會是 ESD防護元件的最佳選擇。 3 1-2 論文架構 本論文共分六個章節,第一章緒論簡述在次微米技術中積體電路 面臨的 ESD問題及本論文的研究方向。第二章介紹基本的 ESD防護 概念,如 ESD測試模式、常用的防護元件電路、ESD造成的損壞。 第三章除說明積體電路 ESD防護設計考量,並提出創新島嶼型汲極 NMOS電晶體的架構,此元件在 ESD防護時的工作原理。第四章進 而探討此創新島嶼型汲極 NMOS 電晶體結構在不同的參數變化下, 可靠度及 ESD防護能力的測試鍵量測結果分析。第五章則是說明 RF 高頻積體電路 ESD防護設計的考量,並在 TSMC 0.18m製程技術 下模擬互補
6、式金氧半低雜訊放大器,以電感來當作互補式金氧半低 雜訊放大器信號輸入端的 ESD防護元件,且採用創新島嶼型汲極 NMOS電晶體作為 power-rail之 ESD防護。第六章則為結論。 4 第二章 ESD 防護之研究 靜電存在於世界上的每一個環境之中,因此在 CMOS IC 的量產 中以及使用中都必須要注意 ESD對 IC 產品的可靠問題。為了避免 積體電路在生產過程中被靜電放電所損傷,在積體電路內皆有製作 靜電放電防護電路。靜電放電防護電路是積體電路上專門用來做靜 電放電防護之用的特殊電路,主要作用是在 ESD發生時,能將瞬間 產生的大電流經由防護元件適時排放,以免 ESD放電時電流流入 I
7、C 內部電路而造成損傷。因此在整個晶片設計中,ESD防護元件或電 路必須適當的擺放在 ESD電流可能流經的路徑,以確保內部積體電 路安全。而 ESD防護元件作為 ESD電流必經之地,因此其本身要夠 強壯才能提供內部電路的保護。同時,ESD防護電路或元件在內部 電路的一般工作情況下,必須是在關閉狀態,否則將對電路運作造 成影響。在本章節中,會對 ESD測試模式、防護電路所常使用的元 件特性及防護元件設計上的考量加以說明。 5 2-1 ESD 測試模式 ESD 的發生可能是由於不同的機制所引起,因此根據 ESD產生 的原因及其對積體電路放電的方式不同發生,大致可被分類為下列 四類 12 3 (1)
8、 人體放電模式 (Human-Body Model, HBM) 人體放電模式(HBM)的 ESD是指人體在地上走動與外界摩擦或 其它因素而累積了靜電,當此人碰觸到 IC 時,人體上的靜電便會經 由 IC 的 pin 腳進入 IC 內,再經 IC 放電至地去。此放電過程會短到 幾百毫微秒(ns)的時間內產生數安培的瞬間放電流,若無適當防護, 則此大電流會造成 IC 內部元件的燒毀。一般工業界商用 IC 其 HBM 測試至少必須通過 2KV 才算合格,其瞬間放電電流的峰值大約是 1.33 安培。有關於 HBM的 ESD已有工業測試的標準,其中人體的 等效電容定為 100pF,等效放電電阻是 1.5
9、k,是現今各國用來判斷 IC 之 ESD可靠度的重要依據。 (2) 機器放電模式 (Machine Model, MM) 機器放電模式(MM)的 ESD是指機台本身(如機械手臂)累積了靜 電,當此機器與 IC 接觸時,此靜電便經由 IC 的 pin 腳放電。大多數 機器是用金屬製造,其等效電阻為 0,但其等效電容訂為 200pF, 因此其放電過程更短,在幾毫微秒到幾十毫微秒之內會有數安培的 瞬間放電電流產生,因此對 IC 的破壞力更大。 6 (3) 元件充電模式 (Charged-Device Model, CDM) CDM 放電模式是指 IC 先因摩擦或其它因素而在 IC 內部累積了 靜電,
10、但在靜電累積過程中 IC 並未被損傷。此帶有靜電 IC 在製造 或是測試過程中,當其 pin 腳碰觸到接地面時,IC 內部的靜電便經 由 pin 腳流出,而造成放電現象。此種模式的放電時間更短,僅約幾 毫微秒之內,而且由於其靜電是儲存在 IC 內,因此其放電的路徑與 現象更難以真實的被模擬。在深次微米元件中,以 CDM放電模式其 對氧化層的破壞最為嚴重。由於 IC 內部累積的靜電會因 IC 元件本 身對地的等效電容而變,IC 擺放的角度與位置以及包裝都會造成不 同的等效電阻,且測試機台的寄生電容及電阻容易影響到量測的準 確性,因此目前 CDM放電模式的工業測試標準尚在協定中。 (4) 電場感應
11、模式 (Field-Induced Model, FIM) 此 FIM放電模式是因電場感應所引起的。當 IC 因輸送帶或其它 原因接近一電場時,其相對極性的電荷可能會自一些 IC 的 pin 腳排 出,等 IC 通過電場後,IC 本身就累積了靜電荷。此靜電荷會以類似 CDM 的模式放電出來。 表 2.1.1比較了前三種放電模式的放電電流尖峰值大小及電流上 升至峰值的時間。而圖 2.1.1是此三種放電模式的等效電路圖以及其 工業測試標準。在本論文中,所提及的 ESD可靠度主要是以量測元 件的 HBM為準,若元件其 HBM ESD超過量測機台上限的 8KV, 7 則輔以 MM的量測,以作為比較。一
12、般而言,MM ESD量測值約等 效於 HBM ESD量測值的十分之一。 Model Ipeak (A) Rise Time (ns) HBM 1.33 10-30 MM 3.7-7 15-30 CDM 10 1 表 2.1.1HBM、MM、CDM 三種 ESD模式其峰值電流及上升至峰值的時間3。 Small distance(mm) voltage(kV) energy(uJ) HBMMMCDM D U T 100pF 1500O D U T 200pF 8.5O0.5nH 5pF 33.3 V/m) 。 同時此創新的多晶矽島嶼型汲極 GGNMOS也比含有 Drain contact Sour
13、ce contact Gate Poly Island 33 ESD-implant 或 SAB製程光罩的一般 GGNMOS其 ESD防護能力明 顯提升許多。而島嶼型汲極 GGNMOS在增加 SAB或是 ESD-implant 此兩道製程光罩後,其 ESD防護能力反而下降,主要是因為創新島 嶼型結構在 SAB光罩的加入後將使其汲極串聯電阻過高,降低 GGNMOS 的二次崩潰電流 It2,因此使其 ESD防護能力下降(見圖 4.1.1) 1。因此,島嶼型汲極結構的GGNMOS在無 ESD-Implant及 SAB 製程光罩下,其 ESD防護能力較佳。 0.25m Process Process
14、and Structures Variation (W/L= 240/0.6m) 0 2 4 6 8 10 Device Structures ESD Failure Voltage (KV) MAX5.56485.57.5 MIN55.53.584.56 AVE5.1255.753.62584.757.125 STDSTD/SAB STD/ESD3P45L 3P45L/S AB 3P45L/E SD 圖4.1.1 創新多晶矽島嶼型汲極GGNMOS電晶體與汲極不含島嶼型結構之一般 GGNMOS 在不同的製程光罩下,其正的 HBM ESD臨界電壓值比較圖。 1 STD 代表無 ESD-impla
15、nt 及 SAB製程光罩的標準 GGNMOS; STD/SAB代表含有 SAB光罩的 GGNMOS; STD/ESD代表含有 ESD-implant 光罩; 3P45L代表含有三列多晶矽島嶼型結構,其島 嶼型長度為 4.5m ,寬度為 0.3m ,島嶼型間距為 1.93m ,島嶼型至閘極的距離為 0.75m。 34 . 汲極含有多晶矽島嶼型結構其列數由一列增至三列時,其 ESD 防護能力隨著列數的增加,由正 HBM的 5KV (20.83 V/m)提升至 超過 8KV (33.3 V/m)。證明了當多晶矽島嶼型結構列數增加時, 其汲極的壓艙電阻增加,因此能均勻而有效的分散 ESD電流,促使 每
16、根閘極下的寄生橫向BJT皆能適時導通;同時島嶼型結構也增加了 用以產生游離電流的有效面積,幫助 GGNMOS 寄生的橫向 BJT 導 通,有效地達到增強 ESD防護目的。(見圖 4.1.2)2 0.25m Process Row numbers Variation W/L= 240/0.6m 0 2 4 6 8 10 Device Structures ESD Failure Voltage (KV) MAX5.55883.577.5 MIN54.58826.56 AVE5.1254.75882.8756.756.875 STD1P45LR7 2P45LR7 3P45LR7 1P85LR7 2
17、P85LR7 3P85LR7 圖 4.1.2 不同的多晶矽島嶼型結構列數下,其正 HBM ESD臨界電壓值比較圖。 2 1P45LR7代表汲極含有一列的多晶矽島嶼型結構,且其島嶼型長度為 4.5m ,寬度為 0.3m , R7代表島嶼型長度除以長度加上間距的比例為 0.7。同理,2P85LR7代表汲極含有二列的多晶 矽島嶼型結構,且其島嶼型長度為 8.5m,其餘結構命名依此類推。 35 . 在汲極含有多晶矽島嶼型結構下,其島嶼型的長度除以島嶼型 長度加上間距的比例變化,對 ESD防護能力有所影響。當此比例介 於 0.65至 0.75時為最佳 , 其 ESD防護能力皆能超過正 HBM的 8KV
18、(33.3 V/m),而在此比例範圍之外,其 ESD防護能力略為下降。 由此可知,雖然島嶼型能增加汲極的壓艙電阻和有效產生游離電流 的面積,進而提升 ESD防護能力,但其壓艙電阻增加亦不能過大或 過小,否則會降低創新元件對 ESD的防護能力。(見圖 4.1.3)3 0.25m Process Ratio Variation W/L= 240/0.6 m 0 2 4 6 8 10 Ratio(Length/Pitch) ESD Failure Voltage (KV) MAX 5.55.55.57.587888888685 MIN 55.55.5776.5888777.55.575 AVE5.1
19、5.55.57.375 7.25 6.8338887.333 7.333 7.667 5.75 7.6675 0.12 (03L2 25G) 0.17 (03L1 5G) 0.29 (03L0 75G) 0.5 (45L4 5G) 0.6 (45L3 G) 0.625 (25L1 5G) 0.67 (45L2 25G) 0.7 (45L1 93G) 0.75 (45L1 5G) 0.79 (85L2 25G) 0.85 (85L1 5G) 0.86 (45L0 75G) 0.9 (45L0 5G) 0.92 (85L0 75G) STD Ratio of length to pitch is
20、better between 0.650.75 圖 4.1.3 不同的多晶矽島嶼型長度對長度加間距比例下,其正的 HBM ESD臨界 電壓值比較圖。 3在此圖表中,皆為汲極含有三列的多晶矽島嶼型結構,而 0.12(03L225G)代表島嶼型的長度為 0.3m ,島嶼型間距為 2.25m ,所以其 ratio 為 0.12( 0.3/(0.3+2.25) ) 。其餘結構命名依此類推。 圓形代表島嶼型長度為 0.3m,三角形代表島嶼型長度為 2.5m,矩形代表島嶼型長度為 4.5 m,菱形代表島嶼型長度為 8.5m。 36 . 在一般汲極不含島嶼型的標準 GGNMOS結構下,變化汲極 contac
21、t到閘極的距離(DCGS),其 ESD防護能力有明顯變化(見圖 4.1.4)4。 當 DCGS距離由 5m縮小至 1m , 其 ESD防護能力由 5KV 下降至 2.5KV。顯而易見的,汲極的 contact不能靠閘極太近,推測 其原因可能是 ESD瞬間所產生的熱會太靠近汲極的 contact,造成 contact spiking 現象,使汲極與基極短路,或是閘極因太接近熱源而 損壞,所以造成 DCGS 小的 GGNMOS其 ESD防護能力明顯下降。 在圖 4.1.4中亦顯示,在 DCGS=2m時,與汲極不含島嶼型的標準 GGNMOS 比較,加上兩列的島嶼型結構能有效且一致地提高其 ESD 防
22、護能力至正 HBM的 4KV。若以一般商用 IC 需通過 2KV正 HBM ESD 放電測試為目標,此縮短 DCGS的汲極含有島嶼型結構的 GGNMOS 能大大減少 ESD防護元件的面積,即可達到所需的要求。 而且此創新的島嶼型汲極 GGNMOS電晶體不需要任何額外的光罩 或製程,即與一般 CMOS 製程相容。因此,此創新的島嶼型汲極 GGNMOS 電晶體用於高頻電路上的 ESD防護元件時,能大幅降低 ESD 防護元件本身所引起的電容及電阻等對電路造成的負載效應。 4 STD/DCGS5 SCGS2表示標準 GGNMOS,DCGS5為汲極 contact至閘極距離為 5m ,SCGS2 為源極
23、 contact 至閘極距離為 2m。2P25L/DCGS2 SCGS2表示汲極含有 2列的島嶼結構,且汲 極 contact 至閘極距離為 5m,源極 contact 至閘極距離為 2m。其餘命名依此類推。 37 0.25m Process DCGS & SCGS variations W/L=240/0.6m 0 1 2 3 4 5 6 Device Structures ESD Failure Voltage (KV) MAX5.554.54543.53.5 MIN 554.53.52.543.52 AVE5.12554.53.753.543.52.625 STD/DCG S5 SCGS
24、2 STD/DCG S4 SCGS2 STD/DCG S3 SCGS2 STD/DCG S2 SCGS2 STD/DCG S1 SCGS2 2P25L/DC GS2 SCGS2 1P25L/DC GS2 SCGS2 1P25L/DC GS1 SCGS2 DCGS減小 壓艙電阻減少 圖 4.1.4 不同的結構在不同 DCGS 變化下,其正 HBM ESD臨界電壓值比較圖。 在圖 4.1.4量測結果中亦顯示,在 DCGS=2m時,與汲極不含 島嶼型的標準 GGNMOS 比較,加上兩列的島嶼型結構能有效且一致 地提高其 ESD 防護能力至正 HBM 的 4KV。若以一般商用 IC 需通 過 2KV正
25、 HBM ESD放電測試為目標,此縮短 DCGS 的汲極含有島 嶼型結構的 GGNMOS能大大減少 ESD防護元件的面積,即可達到 所需的要求。因此,此創新的島嶼型汲極 GGNMOS電晶體能大幅降 低 ESD 防護元件本身所引起的電容及電阻等對電路造成的負載效 應 。 而且此創新的島嶼型汲極 GGNMOS 電晶體不需要任何額外的光 罩或製程,即與一般 CMOS 製程相容。 38 4-2 島嶼型元件之驅動能力 本章節我們首先將探討此島嶼型汲極元件用於輸入或輸出緩衝 級的驅動能力與一般無島嶼型結構的 NMOS 電晶體作比較,並將就 此創新的島嶼型汲極 NMOS 電晶體其接面電容問題作比較,之後再
26、對此創新的多晶矽島嶼型結構元件的可靠度及漏電流問題作一深入 探討。 在由華邦電子所提供的 0.25m Salicide測試鍵中,我們已經 知道氧化層厚度為 40 的創新島嶼型汲極 GGNMOS電晶體其 HBM ESD 防護能力超過 8KV,遠超過一般 Tox=40 的 GGNMOS 電晶體 的 5KV。而將此 ESD防護能力極佳的創新 MOS 電晶體取代一般輸 出或輸入級的 MOS電晶體時會影響驅動能力嗎?圖 4.2.1為一般及創 新的 I/O NMOS 電晶體示意圖。1617 39 PAD Signal VSS SAB (a)(b) PAD Signal VSS Island 圖 4.2.1
27、 I/O NMOS 電晶體示意圖。(a) 單一 I/O NMOS 電晶體,(b) 單一創新 島嶼型汲極 NMOS 電晶體。 在由華邦電子所提供的 0.25m Salicide測試鍵中,其核心電路 的電晶體一般工作電壓為 2.5V,Tox=40。而創新的島嶼型汲極 NMOS 電晶體在閘極與島嶼型 Tox皆為 40 時與加了 SAB 光罩的 NMOS電晶體,量測此三種不同的 NMOS 電晶體其驅動能力比較如 圖 4.2.2所示。從圖 4.2.2 可以看出,SAB 的加入則只是使汲極串聯 電阻大幅增加,因此其汲極電流比創新的多晶矽島嶼型電晶體小, 驅動能力較差。創新的多晶矽島嶼型汲極電晶體其驅動能力
28、較汲極 含有 SAB 光罩的 NMOS電晶體佳,而稍稍小於一般的 NMOS電晶 體。其原因是島嶼型汲極電晶體由於多晶矽島嶼型的加入,因此汲 極的串聯電阻稍有增加,使其汲極電流稍降,但因另一方面多晶矽 島嶼型的 pseudo collector 效應,而能有效提升 ESD效能,所以可為 I/O 緩衝級元件的最佳選擇。 40 圖 4.2.2 閘極氧化層厚度為 40 的 NMOS 電晶體的驅動能力比較。其中 STD 代表一般的 NMOS,而 STD w/i SAB代表汲極有 SAB 光罩的 NMOS,Island 代 表汲極含有三列多晶矽島嶼型的創新 NMOS。 而此創新的多晶矽島嶼型汲極 NMOS
29、 電晶體是否會造成接面電 容的大幅增加呢? 雖然其島嶼型結構使得汲極底部的擴散區面積變 小,但島嶼型結構卻增加了汲極擴散區的周長。以長度為 4.5m, 而寬度為 0.3m的多晶矽島嶼型 NMOS 電晶體而言,其汲極底部 擴散區面積 AD= AD - n(4.5*0.3),其中 AD為無多晶矽島嶼型結構 的 NMOS 電晶體的汲極底部擴散區面積,而 n為多晶矽島嶼型結構 的數目。而其周長 PD=PD + n*2*(4.5+0.3),其中 PD為無多晶矽島 嶼型結構 NMOS 電晶體的汲極接面周長。此創新的島嶼型結構與一 0.00.51.01.52.02.53.03.54.0 0 20 40 60
30、 80 100 NMOS W/L=240/0.6 m VGS=3V VGS=2.5V VGS=2V VGS=1.5V VGS=1V VGS=0V Drain Current (mA) VDS (V) STD STD w/i SAB Island 41 般 NMOS 電晶體的接面電容實際量測結果比較如圖 4.2.3所示。 -0.50.00.51.01.52.02.53.03.54.0 0.0 500.0f 1.0p 1.5p 2.0p 2.5p 3.0p 3.5p 4.0p NMOS W/L= 240/0.6 m VGS=VBS= 0V f= 100KHZ STDT, ox=40A Island
31、T, ox=40A Junction Capacitance VDS (V) 圖 4.2.3 在 100KHZ 下,創新島嶼型汲極 NMOS 電晶體與一般無島嶼型結構 NMOS,其 C-V 特性圖。 從圖 4.2.3可以看出,汲極加入多晶矽島嶼型結構其接面電容稍 有增加。因此,島嶼型結構使其汲極接面周長增加的效應的確勝過 汲極底部擴散區面積減少的效應,促使其汲極接面電容增加。若此 創新島嶼型汲極 NMOS 電晶體是用於 ESD防護元件上,則此汲極接 面電容增加的問題可藉由 ESD防護能力極佳的特性將其創新防護元 件面積縮小以達到所需的防護要求。防護元件的面積大幅縮小將能 夠使得接面電容大幅縮小
32、。因此,雖然多晶矽島嶼型使得接面電容 42 稍有增加,但面積可大幅縮小的效應將使得此問題不再嚴重。 此創新多晶矽島嶼型汲極 NMOS 電晶體當用於 ESD防護元件 時,在不增加任何的製程步驟或光罩數下,同時其佈局面積也大大 的減少,但其 ESD防護能力卻能大幅提升。因此在深次微米技術或 高頻應用中,此創新元件可取代任何目前所使用的 ESD防護元件。 而當此創新元件用於I/O 的緩衝級時,其驅動能力亦較一般使用 SAB 製程的電晶體佳。 此創新島嶼型汲極 NMOS 電晶體提供了 ESD防護 及 I/O 緩衝級元件的最佳選擇。 43 4-3 島嶼型元件之可靠性量測分析 ESD 是大能量的釋放,當
33、ESD發生時,很容易對 NMOS 汲極接 面造成傷害 , 此種因 ESD所造成局部之矽晶體接面傷害,常導致nA A的漏電流路徑,稱之為汲極接面的軟性崩潰效應(drain junction soft-breakdown)。由華邦電子所提供的 0.25m製程測試鍵中,將創 新島嶼型汲極 NMOS 電晶體用於 I/O 墊片時,將傳輸線觸波產生器 (transmission line pulse generator , TLPG)應用來量測元件所能承受的 最大 ESD電流時 , 我們發現創新島嶼型汲極 NMOS電晶體可有效抑 制此由汲極至基板的漏電路徑。 傳輸線觸波產生器是利用可控制的有限能量以量測元
34、件的電壓/ 電流特性曲線,來量測元件二次崩潰現象的量測系統。開始量測元 件時,改變充電電壓為變數,逐步增加充電電壓,而在示波器上觀 測元件上的電壓/電流值。元件在各偏壓區域下的觸波電壓/電流波形 量測於圖 4.3.1中。圖 4.3.1(a)的波形,是元件在驟迴崩潰(Snapback Breakdown)區的特性。到二次崩潰點時,會有電流突升而電壓突降 的波形產生,如圖 4.3.1(b)所示。最後充電電壓再增大時,電流會再 度增大而電壓會下降更多,此時元件已進入二次崩潰的狀態,如圖 4.3.1(c)所示。在一邊逐步增加充電電壓測量中,一邊量測元件的直 流漏電流以觀測創新島嶼型結構對汲極軟性崩潰現
35、象的影響。 44 圖 4.3.1 元件在各偏壓區域下的觸波電壓/電流波形 TLPG量測圖形2 圖 4.3.2是不具創新島嶼型結構的普通 GGNMOS 之 TLPG 量測 結果。由圖 4.3.2可明顯看出直流漏電電流從 nA逐步漸增到 mA, 在 NMOS 汲極擴散區造成汲極 PN接面軟性崩潰現象。 圖 4.3.3是一 般用於 I/O 墊片,汲極具 SAB(silicide diffusion block)的 GGNMOS。 在圖 4.3.3中的 SAB結構,直流漏電流從A逐步漸增到 mA,只可 延滯汲極軟性崩潰現象的發生,無法完全達到避免汲極接面的軟性 崩潰。而在圖 4.3.4具創新島嶼型結構
36、的 GGNMOS的實際量測中, 汲極已無逐步漸增的直流漏電流現象。因創新島嶼型結構使電流不 會聚集在局部點,猶如能及時且均勻地疏導突如其來的大洪水,避 45 免洪水只往某個低窪的地方肆虐造成該地方無法彌補的損壞,以達 到抑止汲極接面的 LDD 產生軟性崩潰的功用,進一步地促使 GGNMOS(gate ground NMOS)電晶體能更均勻地導通,達到所需的 ESD 測試標準。 05101520 0 1 2 3 4 5 Drain junction soft breakdown Standard NMOS IDS VDS(V) IDC leak(A) 1E-121E-91E-61E-311000
37、 IDC leakage IDS(A) 圖 4.3.2 不具創新島嶼型結構的普通 GGNMOS 之 TLPG量測結果。 46 05101520 0 1 2 3 4 IDS VDS(V) IDC leak(A) 1E-121E-91E-61E-311000 Drain junction soft breakdown Standard NMOS with SAB IDC leak IDS(A) 圖 4.3.3 具 SAB 光罩結構的 GGNMOS 之 TLPG量測結果。 05101520 0 1 2 3 4 5 6 IDS VDS(V) IDC leak(A) 1E-121E-91E-61E-31
38、1000 Standard NMOS with 3rows polay island IDC leakage IDS(A) 圖 4.3.4 具創新島嶼型結構的 GGNMOS 之 TLPG量測結果。 47 至此,我們除了考慮驅動能力也已經實驗證明了創新島嶼型 NMOS電晶體可有效抑制汲極接面的軟性崩潰,使元件無明顯逐步 增加之漏電流。因此,擁有極佳的 ESD防護能力的創新島嶼型汲極 MOS電晶體可取代一般 I/O墊片的緩衝級電路及電源線間的ESD防 護電路,提供全晶片 ESD防護的最佳解決方案。我們也將此創新結 構結合了閘極耦合的技巧應用於電源線間的 ESD防護電路,關於此 應用將在第五章作詳細
39、說明。 48 第五章 RF(Giga-Hz)高頻電路之 ESD 防護設計 在 CMOS 製程技術的成熟以及元件尺寸不斷縮小,利用 CMOS 設計的高頻電路已可達到系統所需求的效能,這使得 CMOS 高頻元 件越來越受到重視。但隨著 CMOS 製程尺寸的縮小,閘極氧化層越 來越薄,又 CMOS 積體電路的輸入 PAD一般都是連接到 MOS 元件 的閘極,閘極氧化層因此容易被 ESD所打穿,使得氧化層可靠度下 降。另一方面,MOS 元件通道長度越來越短,汲極源極的參雜濃度 必須增加以有效防止通道的 punch-through 效應,但伴隨之而來的卻 是 MOS 元件因淺接面的形成而導致對 ESD的
40、防護能力下降。這些 先進的製程反而嚴重地降低次微米 CMOS IC 的靜電放電防護能力。 所以,次微米 CMOS IC 急需一個有效且可靠的靜電放電防護設計。 如何提供低雜訊放大器(low noise amplifierLNA)一類的高頻積體電 路在這些不利製程因素下,還能達到有效的 ESD保護能力已然是個 重要的課題。 49 5-1 RF 積體電路的 ESD保護元件考量 在無線射頻接收器(transmitter-receivers)裡都必須有一或多個 低雜訊放大器將從天線接收到輸入的微弱高頻訊號,放大之後加以 降頻以方便將訊號在基頻做一些數位的訊號處理。在輸入 PAD的旁 邊通常會做 ESD
41、防護電路來保護輸入級的電路,如圖 5.1.1所示。 此靜電放電防護電路提供了 ESD電流路徑,以免 ESD放電時電流流 入 IC 內部電路而造成損傷。 RF circuit ESD PAD VDD VSS coupled noise ESD signal 圖 5.1.1 在輸入 PAD 的旁邊保護輸入級之 ESD防護電路示意圖。 但 ESD防護元件結構皆會有寄生的電容電阻效應,嚴重地影響 到低雜訊放大器的性能。寄生在 ESD保護輸入級的電阻除了會衰減 輸入訊號,也會增加低雜訊放大器的雜訊(noise figure)。寄生在 ESD 保護輸入級的電容,則易耦合來自基板的雜訊,對低雜訊放大器產 生
42、負面的影響。 50 圖 5.1.2 簡單的共源極低雜訊放大器電路圖。 圖 5.1.2所示是一簡單的共源極低雜訊放大器,Cp 表示的是輸 入端的總寄生電容,部份來自於輸入 PAD的寄生電容,部份來自於 MOS 閘極到源極間的氧化層寄生電容(Cgd),若再考量 ESD保護元 件所造成的寄生效應,將更加大 Cp 的值16。由17我們可將低雜 訊放大器的 noise factor表示成(5.1式) ,noise factor正比於汲極 noise 產生的 gmReq項,反比於 non-quasistatic noise 產生的 gmReq項,當 Cp 值的增加時 Req變大,將使汲極 noise產生的
43、 gmReq項影響較大,將 加大低雜訊放大器的 noise figure。 () 2 0 1 1 2 2 2 + += TT o F R g c R g eq m eq m .(5.1式) R Pi eq av o T out 1 2 2 = .(5.2式) 51 Cp 值亦會對功率增益造成影響。我們可將低雜訊放大器的功 率增益表示成(5.2式) ,若想要得到較高的功率增益則必須要有較大 的|iout|2,因此當 Cp 增加時 Req變大,進而衰減低雜訊放大器的增益。 另一方面,ESD保護元件所造成的寄生電容並非是固定值。以 逆偏二極體為例,如圖 5.1.3所示,二極體會因 PAD上的電壓變化
44、 使 PN接面電容值改變,易造成信號失真。因此,此類 RF 類比電路 常為了避免 ESD保護電路在信號輸入端形成的電阻或電容負載效應 通常只儘量縮小逆偏二極體的尺寸大小來當作 ESD保護保護元件, 但卻也因此無法提供有效率的 ESD防護。 圖 5.1.3 傳統的逆偏二極體因 PAD 上的電壓變化使其寄生電容並非是固定 值。16 52 5-2 低雜訊放大器及其 ESD 保護電路設計架構 一般工業界商用 IC 其 HBM測試至少必須通過 2KV才算合格, 放電過程會短到幾十毫微秒(ns)的時間內產生 1.34安培的瞬間放電 流,若我們以頻域上的觀點來看,ESD所產生電流的頻率(約 1030n se
45、c , 即約 1GHz200MHz)遠低於 5.2GHz (HIPERLAN2 standard)低 雜訊放大器(LNA)的輸入 RF signal,所以 ESD保護電路工作時必須 像個低頻濾波器,才能在不影響 LNA工作狀況下濾掉並承受 ESD 所產生之大電流。 在 0.18m製程技術下,我們於本章節中了採用電感來當作用 於 CMOS RF LNA 電路信號輸入端的 ESD防護元件,其最大的好處 是其不像一般 ESD保護電路在信號輸入端,會有形成的電阻或電容 負載效應的隱憂17。另外,我們採用了創新島嶼型汲極 NMOS 電 晶體( poly islanded NMOS)結合了 gate co
46、uple 的技巧來當做 power rail clamp 電路。此創新島嶼型 NMOS 結構我們在第三、四章中已有 探討過,其島嶼型汲極結構除了增加壓艙電阻外,尚增加了碰撞解 離電流的面積,促使寄生 BJT 均勻導通,使 ESD防護能力的確有明 顯增加。另外,此創新島嶼型汲極結構亦能大大的減小其佈局面積 即可達到所需的 ESD測試標準。 以下我們將對所模擬的低雜訊放大器設計流程及架構做一簡單 的討論。表 5-1所列的是設計流程 ,圖 5.2.1所示的是 LNA 加上 ESD 保護電路的架構電路圖。 53 表 5-1 低雜訊放大器設計流程表。 此低雜訊放大器由基本 CS+CG(common so
47、urce + common gate) 結構組合而成,因為只採用兩級的架構,所以可以達到較高的線性 度。首先在決定偏壓電流大小和 M1尺寸大小後,我們借由調整 Lg 和 Ls 達到輸入阻抗匹配。當 M1的偏壓從 constant gm 偏壓電路由 Vb 輸入時,為避免直流偏壓影響信號輸入端所以須多掛個直流偏壓 阻隔電容 C1,再將訊號耦合至 M1閘極端。此 LNA 輸入端的 ESD 保護電路是由 Lesd 及 Cp 所組成,並將其調整共振在操作頻率,有 別於 ESD之頻率。 檢視製程模型分析及制定規格 ESD Test key模型之建立 計算電路架構,電路設計 模擬頻率響應 Verificat
48、ion Post-simulation 模擬暫態響應 晶片製作 ESD Test key之量測 54 圖 5.2.1 LNA加上 ESD保護電路的架構電路圖。 採用電感來當用於 CMOS RF LNA 電路輸入端的 ESD防護元 件主要是因為 LNA之工作頻率為 5.2GHz (HIPERLAN2 standard) 遠 大於 ESD所產生電流的頻率(約幾百 MHz1GHz),所以電感可像個 low-pass filter,直接 bypass 並承受 ESD所產生之大電流;正常工作 狀態下,RF 信號輸入時並不會直接由 Lesd 漏到 gnd,因為我們在調 整 LNA之 input match
49、ing 時,即已將 input端調整共振在 5.2GHz, 故訊號會經由 C1 耦合到 CS 級之放大器進行放大。另一方面,因為 電感兩端之電壓為 V dt di L VL 3= 55 ,尚低於閘極氧化層被打穿之電壓,故不會有 oxide breakdown 之憂 慮 。 最後為了達到輸出阻抗匹配 , 所以在 RF output 端須再加一 buffer 級,以 Co 來消去輸出阻抗的虛部並將 Lo 調整到與其他寄生電容共 振在操作頻率。 5-3 低雜訊放大器電路模擬結果 結合輸入端的 ESD防護電感元件後,CMOS RF LNA 電路規格 列於表 5-2。圖 5.3.1、圖 5.3.2、圖 5.3.3、圖 5.3.4個別是 S 參數模 擬結果、圖 5.3.5 則是 1- dB 壓縮點和輸入 IP3 的線性度模擬結果圖 形。 RF frequency 5.2GHz Vdd 1.5v Curren
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