EDA智能时钟设计报告书毕业设计论文.doc
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1、 课 程 设 计 报 告 书( 2014 2015 第 二 学 期)设 计 题 目 : E D A 与 数 字 系 统 设 计 学 院 名 称 : 电 气 与 自 动 化 工 程 学 院 专 业( 班 级): 电气 2013级 姓 名( 学 号): 王 艺 潮(201317050) 起 讫 日 期 :2015年 6月 23日2015年 7月 17日 指 导 教 师 : 朱维勇 李维华 刘春 系( 教 研 室 )负 责 人 : 合肥工业大学 EDA与数字系统设计任务书设计题目EDA与数字系统设计主要内容了解PLD器件的基本结构,掌握QuartusII的使用方法,用图形输入法和Verilog HD
2、L完成规定的基本实验练习题,在此基础上自主完成一个数字系统设计、仿真、下载(FPGA实现)。应收集的资 料1.EDA与数字系统设计李国丽 朱维勇 主编2.数字电子技术基础 阎石 主编设计进度计划讲课内容: EDA技术介绍,Verilog HDL介绍 实验一:QuartusII使用练习,完成一个简单门电路的图形设计输入、编译、仿真、管脚分配、下载,实验验证。(4学时)实验二:图形设计输入3-8译码器, 同步十进制加法计数器、同步六十进制计数器。 (4学时)实验三:用六十进制计数器制作十二进制计数器(0112),二十四进制计数器(0023)和百进制计数器。设计输入、编译、仿真、管脚分配、下载。(4
3、学时)实验四:完成以上实验的Verilog HDL设计输入。(4学时)实验五:完成扫描显示1-4-1,1-4-2。 (4学时)实验六:自主完成一个数字系统设计。包括方案设计、设计调试、下载验证。 (8学时)设计考核验收。 (2学时)写报告,内容包括:实验内容,设计内容。主要参考文 献1 李国丽编,EDA与数字系统设计,20082 王金明编,数字系统设计与Verilog HDL电子工业出版社,20023 阎石,数字电子技术基础 高教出版社,2006指导教师意 见按照设计进度计划要求,完成每一步任务备注 目录实验一:Quartus II 使用练习实验二:3-8译码器的设计实验三:用74161和与非
4、门来实现十进制计数器实验四:60进制加法计数器实验五:设计一个电路,用8个数码管逐个显示0、1、2、9实验六:设计一个电路,用两个数码管显示0112的十二进制计数,两个数码管显示0059的六十进制计数综合设计实验:多功能数字钟实验一:Quartus II 使用练习实验目的:学会使用Quartus II实验步骤:1、打开Quartus,创建工程 File New Project Wizard2、选择原理图文件 Block Diagram/Schematic File 在打开的文件内双击放入元件“and2”,连接input,output。3、编译(检查语法错误) Compilation4、仿真 (
5、时序检查) Simulate 新建文件,选择VWF文件,进入后在Edit下修改end time(20ms)和grid size(40s)5、管脚分配 assignments editor/pins6、再次编译(检查系统设计错误) Compilation 以将管脚对应关系存入设计,并产生.sof文件7、下载 Tools/Programmer 下载前单击“Assignments”菜单,选择“Device”,弹出“Setting”浮动窗口;在“Device and Pin Options”中,选择“Device and Pin Options”,单击“Unused Pins”,将未使用的引脚设定为“
6、as input tri-stated”仿真结果:实验现象:将实验箱模式改为“1”同是高电平时(拨码开关A,B同时拨到下方),指示灯灭。其余情况,指示灯亮,与仿真结果相同。实验二:3-8译码器的设计实验目的:了解3-8译码器的原理,用与门来实现3-8译码器,进一步使用Quartus II。实验步骤:1、画出真值表,写出表达式,化成最简形式。2、新建工程,新建原理图,双击界面添加元件,绘制原理图;3、编译,查错,新建波形文件,波形模拟;管脚分配,再次编译。4、下载,在实验箱上操作观察。图一是自己设计制作的,图二是软件自己封装的。相比图一,图二利用更多的门电路消除了竞争冒险现象。仿真结果:波形仿真
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