数电课程设计论文四位二进制加计数器(缺0100_0101_0110_1000_1001).doc
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1、成 绩 评 定 表学生姓名班级学号专 业课程设计题目四位二进制加计数器(缺0100,0101,0110,1000,1001)评语组长签字:成绩日期 20 年 月 日课程设计任务书学 院专 业学生姓名班级学号课程设计题目四位二进制加计数器(缺0100,0101,0110,1000,1001)实践教学要求与任务:1、了解数字系统设计方法。2、熟悉VHDL语言及其仿真环境、下载方法。3、熟悉Multisim环境。4、设计实现四位二进制加计数器(缺0100,0101,0110,1000,1001)。工作计划与进度安排:第一周 熟悉Multisim环境及Quartus环境,练习数字系统设计方法, 包括采
2、用触发器设计和超高速硬件描述语言设计,体会自上而 下、自下而上设计方法的优缺点。第二周 在Quartus环境中用VHDL语言实现四位二进制加计数器(缺0100,0101,0110,1000,1001),在仿真器上显示结果波形,并下载到目标芯片上,在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加计数器(缺0100,0101,0110,1000,1001),并通过虚拟仪器验证其正确性。指导教师: 201 年 月 日专业负责人:201 年 月 日学院教学副院长:201 年 月 日摘 要本文描述了四位二进制同步加法计数器的功能,并且缺省了状态0100,0101,0110,1000,
3、1001。计数器初始状态从0000开始,每来一个CP脉冲计数器就加1,当增加到0011时,直接跳到状态0111;再来一个CP脉冲,计数器直接跳到状态1010;当计数器加到1111时,给高位进位的同时计数器归零。本课程设计分别通过Quartus和multisim软件设计实现此计时器。在Quartus软件中先用VHDL语言描述此计数器,编译完成后,进行波形仿真,最后下载到试验箱中。在multisim软件中首先设计实现此计数器功能的电路图,然后运行仿真电路图,通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。关键词:四位二进制加计数器;Quartus软件;multisim软件; 目
4、 录1 课程设计目的12 课程设计实现框图13 实现过程13.1 Quartus实现过程(VHDL)13.1.1 建立工程23.1.2 VHDL源程序53.1.3 编译和仿真过程63.1.4 引脚锁定与下载93.1.5 仿真结果分析103.2 Multisim实现过程(电路设计)113.2.1 设计原理113.2.2 基于Multisim的设计电路图153.2.3 逻辑分析仪显示的波形163.2.4 仿真结果分析164 设计体会175 参考文献181 课程设计目的1、了解数字系统设计方法。2、熟悉VHDL语言及其仿真环境、下载方法。3、熟悉Multisim环境。4.设计实现四位二进制加计数器(
5、缺0100,0101,0110,1000,1001)。2 课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。CP是输入计数脉冲,所谓计数,就是计CP脉冲个数,每来一个CP脉冲,计数器就加一个1,随着输入计数脉冲个数的增加,计数器中的数值也增大,当计数器计满时再来CP脉冲,计数器归零的同时给高位进位,即要送给高位进位信号,图中的输出信号C就是要送给高位的进位信号。四位二进制加法计数器 CPC送给高位的进位信息输入计数器脉冲图1 四位二进制加计数器示意框图由题目可知,无效状态为0100、0101、0110、1000、1001,根据二进制递增计数的规律,可画出状态图如图2所示。/0/
6、0/0/000010111001100100000/0/1/0/0/0/0/0111111101101110010111010 图2 状态图3 实现过程3.1 Quartus实现过程(VHDL)3.1.1 建立工程启动Quartus后的界面如图3所示。图3 Quartus软件的启动界面首先需要创建一个工程。(1) 点击Creat a New Project创建一个新工程,系统显示如图4所示。图4 工程创建向导的启始页(2)点击Next,为工程选择存储目录、工程名称、顶层实体名等,如图5所示;图5 输入工程名称、存储目录界面(3)点击Next,若目录不存在,系统可能提示创建新目录,点击“是”按钮
7、创建新目录,系统显示如图6所示,系统提示是否需要加入文件,在此不添加任何文件;图6 提示是否添加文件界面(4)点击Next,进入设备选择对话框,如图7,这里选中实验箱的核心芯片Cyclone系列FPGA产品EP1C6Q240C8;图7 芯片型号选择界面(5)点击Next,系统提示是否需要其他EDA工具,这里不选任何其他工具;(7)点击Next后,系统提示创建工程的各属性总结,如图8所示。若没有错误,点击Finish,工程创建向导将生成一个工程,这时在软件界面窗口左侧显示出设备型号和该工程的基本信息等。图8 工程阐述汇总3.1.2 VHDL源程序LIBRARY IEEE; USE IEEE.ST
8、D_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY add5 ISPORT (cp:INSTD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END add5;ARCHITECTURE Behavioral OF add5 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF count=0011 THEN count=0111; ELSIF count=0
9、111 THEN count=1010; ELSIF count=1111 THEN count=0000; ELSE count = count +1; END IF; END IF; END PROCESS; qNew创建一个设计文件,选择设计文件的类型为VHDL File,点击OK,在系统显示窗口右侧的VHDL编辑窗口中编写VHDL程序,如图9所示。图9 VHDL源程序编辑界面(2)输入程序后,存盘,如图10所示。应该注意文件名与实体名相同。图10 提示存盘窗口(3)点击Processing-Start Compilation编译该文件,系统将开始编译,结束后,给出提示信息和编译结果,如
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