高性能视频开发验证平台系统的设计硕士论文 (2).doc
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1、浙江大学硕士学位论文硕 士 学 位 论 文论文题目 高性能视频开发验证平台系统的设计_High Performance Video Development and Verification PlatformWritten byQingXiao JiangDirected byProf. Yu LuDepartment of Information Science and Electronic EngineeringZhejiang UniversityHangzhou, 310027P.R.ChinaFebruary 2006Submitted in conformity with the r
2、equirements for the degree of masterin Zhejiang University学位论文原创性声明本人郑重声明:所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外,本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体,均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。作者签名: 日期: 年 月 日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定,同意学校保留并向国家有关部门或机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人
3、授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名:日期: 年 月 日导师签名: 日期: 年 月 日摘 要视频编解码技术在日新月异的飞速发展,为了迎合高速发展的多媒体和集成电路技术,现在的VLSI开发需要大大缩短其开发周期以提高竞争地位。一般来说,随着某个高级视频解码标准的提出,总会在第一时间有相应的硬件解码器结构。FPGA原型验证开发系统由于其相对于ASIC有着前期设计成本低,回避设计风险,便于功能验证等特点,在视频编解码系统开发中有着极大的应用空间。随着高性能视频编解码器的开发需求越来越
4、高,对基于FPGA的高性能视频开发与原型验证系统的需求也越来越大。本文提出了基于FPGA的高性能视频开发验证平台的设计,这一设计是在原有的MPEG-4编解码芯片开发系统的基础上进行开发和设计的,可以满足高性能视频编解码器开发的需求。其设计目标为H.264 high 4:4:44 AVS Jizhun6.2 等高端的视频编解码器的开发,支持19201080(4:4:4)的分辨率。平台具有如下的特征使其具有针对高性能视频编解码器的开发能力:l 大规模高速可编程逻辑资源用于开发高复杂度的视频编解码器l 大容量高速外存储器资源用于存储高分辨率的图像数据l 高速数据传输通道用于传输高带宽的码流数据l 多
5、种视频输入输出接口以应付不同的开发需要l 多种测试手段和工具以测试开发使用l 提供接口应用模块以提高开发验证的效率,缩短开发周期l 充分考虑兼容性,以应对不同目标要求的视频开发需求由于上述的特性,平台有着相当广泛的应用领域。本文还介绍了基于高性能视频开发验证平台进行的AVS D1解码器开发设计和AVS运动矢量预测模块AGU的开发设计。并介绍了对模块进行了纯软件环境和实现后验证的方法,以确保模块内部逻辑和在平台环境中工作的正确性。本文还给出了MPEG-4编解码芯片开发系统、高性能视频开发验证平台和SMIC 0.18m 单元库三者在统一的约束条件下综合后的比较结果。概括起来,本文的工作贡献包括以下
6、方面:1. 总结了高性能视频编解码器开发的需求, 总结了原有开发系统的优势以及其缺陷和不足,并充分整合到新设计中;2. 给出了基于FPGA的高性能视频开发与验证平台整体设计,设计充分体现了高性能的特点,注重开发验证过程的便利性和兼容性;3. 给出了在平台上模块开发进行软件验证和综合后验证的方法;4. 在平台上进行了视频编解码器模块的开发和设计,并给出了新旧平台与标准单元库之间综合的比较结果。关键词:视频编解码器、开发验证平台、高性能ABSTRACTVideo coding technique is developing fastly in recent years. A short desig
7、n period of VLSI is required for competition reasons. The FPGA based development and verification systems are very useful for many applications considering of its low-price and fast verification. With the development of new video coding standard, the complexity and circuit density of the video codec
8、s are much higher than before. There is clear requirement for high-performance FPGA-based video development and verification system.This thesis introduces an FPGA based high performance video development and verification platform. This platform is designed based on the original MPEG-4 video codec AS
9、IC development system. The high performance video development and verification platform aimed at H.264 high 4:4:4 Profile Level 4 or AVS Jizhun Profile Level 6.2 etc. video codec design and verification. It supports the resolution of 19201080(4:4:4). The key features for this platform are listed as
10、follow, l Large-scale and high-speed programmable logic,l Large-scale and high-speed on-board memoryl High-speed data transaction port,l Different type video in/out ports,l Large-number of test ports and tools,l Interface driving modules, andl Compatibility to early version.This thesis also introduc
11、es the development process of AVS D1 decoder and the AVS motion vector prediction module (AGU) based on this high performance video development and verification platform. The way of software and after-implementation verification processes of the AGU is also introduced. Finally, comparisons of synthe
12、sis with the same constrain are given among the MPEG-4 codec development system, high performance video development and verification platform and SMIC 0.18m cell library.Keywords:Video codec, Development and verification platform, High performance目 录摘 要1ABSTRACT2目 录3图表目录5第1章 绪 论71.1视频编码标准的发展71.2视频编解
13、码芯片开发81.2.1视频编解码芯片开发方法91.2.2 ASIC设计流程91.2.3 FPGA与ASIC设计101.2.4视频编解码器体系结构111.3 本研究的意义及论文主要内容13第2章 MPEG-4编解码芯片开发系统142.1 MPEG-4编解码芯片开发系统简介142.1.1 性能指标142.1.2 框架结构142.1.3 重要硬件模块设计162.2 MPEG-4专用结构视频解码芯片开发182.2.1 MPEG-4专用结构解码芯片系统结构182.2.2 系统子模块设计192.2.3 MPEG-4专用结构视频解码芯片202.3 MPEG-4专用解码芯片验证系统212.4 MPEG-4编解
14、码芯片开发系统的缺陷与不足232.5 本章小节24第3章 高性能视频开发验证平台设计253.1 平台简介253.1.1 设计目标与应用范围253.1.2 框架结构253.1.3 平台优势273.2 平台硬件系统设计283.2.1 母板283.2.1.1母板整体结构283.2.1.2 FPGA303.2.1.3DDR400 外存储器接口313.2.1.4SRAM/SDRAM外存储器接口333.2.1.5电源解决方案333.2.1.6输入输出与测试端口373.2.2 子板383.2.2.1子板整体结构383.2.2.2 USB2.0413.2.2.3视频输入413.3 平台高速PCB设计要点423
15、.3.1 PCB阻抗控制423.3.2 DDR400接口双向拓扑结构与终端433.4 平台应用软件和接口应用模块443.4.1 开发应用软件443.4.2 接口应用模块453.4.2.1 USB接口应用模块453.4.2.2 RS232接口应用模块463.4.2.3视频输出接口应用模块473.4.2.4 SDRAM接口应用模块483.4.2.5 SRAM接口应用模块513.4.2.6 DDR-400接口应用模块513.4.2.7 FPGA接口连接553.5 本章小节55第4章 基于高性能视频开发验证平台的设计与开发574.1 基于高性能视频开发验证平台的AVS D1解码器开发574.1.1 设
16、计背景574.1.2 AVS D1解码器系统结构设计584.1.3基于平台的AVS D1解码器开发594.2 AVS运动矢量预测模块AGU的设计604.2.1运动矢量预测算法604.2.2运动矢量预测模块结构设计和功能划分624.2.2.1 AGU在运动补偿中的位置624.2.2.2 AGU模块内部结构设计634.2.2.3 AGU模块的接口设计644.2.3运动矢量预测模块的验证664.2.3.1 软件验证结构664.2.3.2 DDR接口仿真验证674.2.3.3 实现后验证684.2.4 AGU模块平台综合结果704.3 综合比较704.4本章小节71第5章 总结与展望73参考文献75作
17、者在攻读硕士学位期间发表的论文78作者在攻读硕士学位期间参加的科研工作78致 谢79浙江大学硕士学位论文图表目录表 21 MPEG-4编解码芯片开发系统性能指标14表 22 XC2V3000-FG676-4参数16表 23 XC2V500-FG256参数22表 31高性能视频开发验证平台设计目标25表 32 Xilinx Virtex-4 LX系列FPGA指标30表 33 19201080(4:2:2)30fps图像数据传输率计算31表 34平台电源电压指标33表 35平台供电电压上升时间34表 36平台功耗估计34表 37平台母板层叠结构定义及各层厚度42表 38平台母板各层特性阻抗与线宽4
18、2表 39 平台应用软件列表45表 310视频输出接口应用模块输出参数48表 311 SDRAM接口应用模块总线接口49表 312 SDRAM接口应用模块命令码表49表 313 DDR控制信号和命令52表 314 DDR模式寄存器配置53表 315 FPGA接口连线55表 41 AVS D1视频解码器性能指标58表 42 AVS D1解码器使用平台资源60表 43 AGU控制器接口64表 44 AGU运算中相邻块与后向参考帧保存信息65表 45 AGU VLD接口65表 46 AGU RR接口65表 47 AGU模块平台综合结果70表 48 MPEG-4开发系统、高性能平台与0.18m单元库综
19、合比较70图 11视频编解码器ASIC的设计流程9图 12混合结构MPEG-4编码器结构12图 21 MPEG-4编解码芯片开发系统整体结构15图 22 MPEG-4编解码芯片开发系统子母板结构15图 23 MPEG-4编解码芯片开发系统母板结构16图 24 MPEG-4编解码芯片开发系统子板结构16图 25 MPEG-4视频解码器系统结构18图 26 MPEG-4专用结构视频解码芯片封装21图 27 MPEG-4专用解码芯片验证系统结构22图 28 MPEG-4 ASIC验证模块23图 31高性能视频开发验证平台整体结构26图 32高性能视频开发验证平台母板整体结构28图 33高性能视频开发
20、验证平台母板PCB布局29图 34 Xilinx Virtex-4 FPGA系列30图 35 DDR400 SDRAM内部结构32图 36平台DDR连接32图 37平台电源设计方案35图 38平台电源顺序解决方案35图 39 DDR400供电电源产生电路36图 310 Xilinx FPGA专用USB下载线缆37图 311 JTAG/Serial 接口37图 312 差分信号输入输出端口38图 313高性能视频开发验证平台子板结构图39图 314 高性能视频开发验证平台子板PCB布局40图 315平台子板USB2.0接口结构41图 316 平台子板视频输入接口结构41图 317 平台母板层叠结
21、构和电介质层芯厚度42图 318 并联终端双向点对点结构43图 319 Thevenin等效终端网络43图 320 串联终端双向点对点结构43图 321 带有DCI功能的双向点对点结构44图 322 平台DDR400接口终端方案44图 323 USB接口应用模块结构45图 324 RS232接口应用模块结构46图 325 视频输出接口应用模块结构47图 326 SDRAM接口应用模块结构48图 327 SDRAM接口应用模块握手信号设计50图 328 SDRAM芯片读操作时序50图 329 SRAM接口应用模块状态转换图51图 330 SRAM接口应用模块结构51图 331 DDR接口应用模块
22、结构52图 332 DDR芯片初始化顺序53图 333 DDR控制器结构54图 334 DDR芯片读操作时序54图 41 AVS解码器结构57图 42 AVS编码器结构57图 43 AVS D1解码器系统结构58图 44 AVS D1解码器与平台各接口60图 45运动矢量预测值MVEPred的计算流程61图 46 AVS解码器运动补偿整体结构62图 47 AGU模块内部结构63图 48 AGU核心运算单元64图 49 AGU软件验证结构66图 410 AGU软件验证仿真波形67图 411 AGU的DDR接口仿真验证结构67图 412 DDR接口仿真波形68图 413 AGU实现后验证结构69图
23、 414 AGU仿真数据对比6982第1章 绪 论1.1视频编码标准的发展多媒体技术发展至今,已成为世界性技术研究和产品开发的热点,有着广阔的应用前景。随着信息产业的发展,各种各样的视频压缩产品涌向市场,为了便于国际间的交流和贸易,必须对它们进行规范。上个世纪80年代以来,ISO/IEC和ITU-T分别制定了MPEG-x、H.26x 两大系列视频编码国际标准,这些视频编码标准追求的共同目标是在尽可能低的码率下获得尽可能好的图像质量1。两大系列的标准之间既有区别又有着紧密的联系,从MPEG-2的制定开始,ISO和IEC就与ITU-T展开了合作,在一些MPEG 标准中,H.26x 就是MPEG-x
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