QUARTUS+II+使用教程.pdf
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1、第 2 章 QUARTUS II 使用教 程 2 2.1 Quartus II 的安 装 . 2 2.1.1 安装 Quartus II. . 2 2.1.2 安装 License. . 2 2.2 FIFO 设计实 例 2 2.2.1 新建工 程 . 3 2.2.2 创建设计文 件 . 3 2.2.3 编译过 程 . 6 2.2.4 编译报告与延时分 析 . 6 2.2.5 运行仿 真 . 7 2.3 设计流 程 10 2.3.1 设计输 入 . 10 2.3.2 编 译 . 17 2.3.3 延时分 析 . 19 2.3.4 仿 真 . 20 2.4 系统级设 计 20 2.4.1 SOP
2、C 设 计 . 20 2.4.1 DSP 设 计 21 2.5 设计实 例 22 2.5.1 UART 控制 器 . 22 2.5.2 I 2 C 总线控制 器 24 2.5.3 USB2.0 控制 器 26 2 第 2 章 QUARTUS II 使用教程本章 以 Quartus II 4.1 版本为例。所选实例使用的CPLD/FPGA 器 件为 Cyclone 系列 CP1C20F400C7。 2.1 Quartus II 的安 装 Quartus II 的安装需要较高的系统配置,建议 256M 以上 内存,奔腾 II 以上的 CPU; 配置过低将使得编译过程十分 缓慢。2.1.1 安装 Q
3、uartus II 安装 QuartusII 之前建议浏 览一下安装文件夹下的帮助文件及注意事项。运行 选 择 Install Quartus II Software,以后全部 结束2.1.2 安装 License 第一次运行 Quartus II 会要求授权码验证,选择菜单Tools/License Setup ,弹出图2.1 所示对话框,点击“”按钮选择 License.dat 文件即可。如果不安装License,也可以试用, 但 不能使用仿真等功能。2.2 FIFO 设计实例本节以FIFO (First-In-First-Out 先进先出)缓冲存储器为例,介绍一下 Quarstus II
4、 的软件设计基本流程。图 2.2 新建项目3 2.2.1 新建工程选择菜单 File New Project Wizard,弹出新 建项目向导对话框(如图2.2)。对话框中第一项是项目保 存的位置(路径),第二项是项目名称,第三项是项目顶层 实体( entity ) 名。建议工程名称和顶层实体名一样,需要 注意的是,实体名必须和设计中实际的顶层实体名称一致。 本例中,项目所有的文件都保存到E:/qdesign/Fifo 文件夹 下。 点击 Next ,询问该目录不存在是否要创建,选择是。 如图 2.3 。 图 2.3 创建工作目录紧接着的两页不用设置, 在第四页, 选择所用的PLD (FPGA
5、) 系列, 这里选Cyclone , 如图 2.4。在图2.5 中,选择器件为CP1C20F400C7。 点 击 Next , 出现新建项目的设置信息,检查无误后点击Finish 按钮结束。2.2.2 创建设计文件点击工具栏中 “New ” 按钮 (或 者选择菜单FileNew ),选择VHDL File 。如图 2.6。 图 2.4 器件系列输入 Fifo 的 VHDL 代码。 如下: - a first-in first out memory, uses a synchronising clock - generics allow fifos of different sizes to b
6、e instantiated library IEEE; use IEEE.Std_logic_1164.all; entity FIFO is generic(m, n : Positive := 8); -m is fifo depth, n is fifo width 图 2.5 器件 名称 4 port(RESET, WRREQ, RDREQ, CLOCK : in Std_logic; DATAIN : in Std_logic_vector(n-1) downto 0); DATAOUT : out Std_logic_vector(n-1) downto 0); FULL, EM
7、PTY : inout Std_logic); end FIFO; architecture V2 of FIFO is type Fifo_array is array(0 to (m-1) of Bit_vector(n-1) downto 0); signal Fifo_memory : Fifo_array; signal Wraddr, Rdaddr, Offset : Natural range 0 to (m-1); signal Rdpulse, Wrpulse, Q1, Q2, Q3, Q4 : Std_logic; signal Databuffer : Bit_vecto
8、r(n-1) downto 0); 图 2.6 设计输入文件begin -pulse synchronisers for WRREQ and RDREQ -modified for Synplify to a process sync_ffs : process begin wait until rising_edge(CLOCK); Q1 0); elsif (Rdpulse = 1 and EMPTY = 0) then Databuffer Rdaddr) else (m - (Rdaddr - Wraddr) when (Rdaddr Wraddr) else 0; EMPTY Z);
9、 end V2; 对上述程序做以下几点 说明:信号用于复位,仿真或运行开始时应使 RESET 保持至少一个时钟周期高电平(使CLOCK 上升沿 可以检测到RESET 信号)。为请求读信号,在 数据缓冲区非空情况下(EMPTY=0 ), RDREQ 的下 降沿 会发出读操作请求(Rdpulse = 1 ),在下一个CLOCK 上升 沿到来之后会引6 发读操作,DATAOUT 数据线上会出现数 据。为请 求写信号,在数据缓冲区非满 情 况 下 (FULL=0 ) , WRREQ 的下 降沿会发出写操 作 请 求 ( Wrpulse = 1 ),在下一个CLOCK 上升 沿到来之后 会 引发写操作,
10、将图 2.7 编译后的界面DATAIN 数据线 上出现的数据写入缓冲区。2.2.3 编译过程保存此 VHDL 文件,点击工具栏中“Start Compilation”(或者选择菜单 Processing Start Compilation)进行编译。如图2.7 。 编译 完毕会弹出对话框显示0 个 error ,但有几个warning ,可 以暂时不用理会它。2.2.4 编译报告与延时分析编译完后 会产生一个编译报告栏, 见 图 2.8 。图中 Flow Summary 页显示此设计共占用的逻辑单元LE(logic elements ) 为 116 个( 2)。 LE 是最小的逻辑单元,每个
11、LE 含有四 个查 找表( LUT,四输入变量的快速逻辑产生器)、一个 带有同步使能的可编程触发器、一个进位链和一个级联 图 2.8 编译报告7 链。另外,占用引脚22 个,存储单元 和 PLL(phase-locked loop 锁相环)都为0。 在图2.8 编 译报 告中,展开左边一栏中 Timing Analyer 项, 选择 Timing Analyzer Summary, 查看延时分析总结(如图 2.9) 。 该总结显示最差情况的时延,其中包括tsu (输入建立时 间)、 th (输入保持时间)、tco (时钟到输出的时间)、 tpd(引脚到引脚的延时)等等。图 2.9 延时分析报告
12、在 图 2.8 编译报告中,展开左边一栏中Timing Analyer 项, 选择 Timing Analyzer Summary,查看延时分析总结(如图 2.9)。该总结显示最差情况的时延,其中包括 tsu(输入 建立时间)、 th (输入保持时间) 、 tco (时钟到输出的时间)、 tpd (引脚到引脚的延时)等等。可以在Assignments 菜 单中选择Timing Setting 命令,对项目的延时要求进行设 定。 2.2.5 运行仿真点击工具栏中 “New ” 按钮新建文件, 选择 Other Files 栏中 Vector 图 2.10 新建向量波形文件 WaveForm Fi
13、le 。 如图 2.10 所示。保存此新建 的 波 形 文 件 为 fifo.vwf 。 在图 2.11 所示文件中的左栏位置点击 右键,选择Insert Node or Bus。 出现图2.12 所示的对话 框,点击Node Finder 按钮。图 2.11 打开插入节点对话 框 8 在出现的 Node Finder 对话框中,选择 Filter 为 “ Pins:all”,点击 List 按钮,左栏出现列表,再点击“ ”按 钮,将左栏中所有的节点选入到右栏。点击OK 关闭对话 框。 现在要给定输入信号, 首先是时钟信号,在图 2.14 中, 选定 CLOCK 信号,点击按钮,出现如图2.1
14、5 所示的对 话框,保持默认设置, 确定后出现CLOCK 信号。 图 2.12 插 入节点图 2.13 载入所有节点设定 DATAIN 信号,选择 DATAIN ,点击按钮,保持默认设置点击OK 按钮, DATAIN 会出现递增的计数信号。设定 RDREQ 信号,选 定 RDREQ,点击按钮,修改Count 参数为 40ns ,如图 2.16 。 设定 RDREQ 信号,选定WRREQ,点击按钮,修 改 Count 参数为 20ns。 图 2.14 设置输入波形信号9 设 定 RDREQ 信号,选定RESET,点击按钮,在RESET 开 始处设定5ns 的高电平。 图 2.15 Clock 设
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