电子工程师招聘笔试题及详细解析(不看后悔)分析.pdf
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1、1 一、基础题(每空 1 分,共 40 分) 1、 晶体三极管在工作时,发射结和集电结均处于正向偏置,该晶体管工作在饱和 _状态。 1. 截止状态:基极电流Ib=0 ,集电极电流Ic=0 ,b-ePN 结临界正向偏置到反向偏置, b-cPN 结反向偏置。 2. 放大状态:集电极电流随基极电流变化而变化,Ic= Ib ,b-ePN 结正向偏置, b-cPN 结反向偏置。 3. 饱和状态:集电极电流达到最大值,基极电流再增加集电极流也不会增加,这时的一个特征是b-ePN结、 b-cPN 结都正向偏置 2、 TTL 门的输入端悬空,逻辑上相当于接高电平 。 3、 TTL 电路的电源电压为5V, CM
2、OS 电路的电源电压为3V-18V 。 4、 在 TTL 门电路的一个输入端与地之间接一个10K电阻,则相当于在该输入端输入低电平;在 CMOS 门电路的 输入端与电源之间接一个1K 电阻,相当于在该输入端输入高电平。 5、 二进制数( 11010010)2转换成十六进制数是D2。 6、 逻辑电路按其输出信号对输入信号响应的不同,可以分为组合逻辑电路 和时序逻辑电路 两大类。 7、 组成一个模为60 的计数器,至少需要6 个触发器。 一个触发器相当于一位存储单元,可以用六个触发器搭建异步二进制计数器,这样最多能计63 个脉冲 8、 在数字电路中,三极管工作在截止 和饱和 状态。 9、 一个门电
3、路的输出端能带同类门的个数称为扇出系数 。 10、使用与非门时多余的输入脚应该接高电平,使用或非门时多余的输入脚应该接低电平。 与非门:若当输入均为高电平(1) ,则输出为低电平(0) ;若输入中至少有一个为低电平(0) ,则输出为高电平(1) 。所以多余的输入脚接高电平 或非门:若当输入均为低电平(1) ,则输出为高电平(0) ;若输入中至少有一个为高电平(0) ,则输出为低电平(1) 。所以多余的输入脚接低电平 11、贴片电阻上的103 代表 10k。 12、USB 支持 控制传输、同步传输、中断传输和批量传输 等四种传输模式。 13、一个色环电阻,如果第一色环是红色,第二色环是红色,第三
4、色环是黄色,第四色环是金色,则该电阻 的阻值是220k10% 。 14、MOV A ,40H 指令对于源超作数的寻址方式是直接 寻址。 指令中直接给出操作数地址(dir )的寻址方式称为直接寻址。以寄存器中的内容为地址,该地址的内容为操 作数的寻址方式称为寄存器间接寻址 15、8051 系列单片机的 ALE信号的作用是地址锁存控制信号。 Address lock enable :地址锁存允许端 15、MCS-8051系列单片机字长是_位。 16、一个 10 位地址码、 8 位输出的ROM ,其存储容量为。 17、队列和栈的区别是_。 18、dowhile和 while do 的区别是 _。 1
5、9、在计算机中,一个字节所包含二进制位的个数是_。 2 20、8051 复位后, PC=_ 。若希望从片内存储器开始执行,EA脚应接 _ 电平, PC值超过 _ 时, 8051 会自动转向片外存储器继续取指令执行。 21、8051 单片机的存储器的最大特点是 _ 。 22、ARM 内核支持 7 种中断,分别是:_、_、_、 _、 _、_和_。 23、将一个包含有32768 个基本存储单元的存储电路设计16 位为一个字节的ROM 。该 ROM 有根地址线, 有根数据读出线。 二、问答题(每题 8 分,共 48 分) 1、3、全局变量可不可以定义在可被多个.C 文件包含的头文件中?为什么 ? 2、
6、请指出下面程序的错误。 main() char string10; char *str1 = “0123456789“; strcpy( string, str1 ); 3、要 实 现Y=A+B 的逻辑关系,请正确连接多余端。 A B 5V Y A B 5V Y input clk; input reset; input 7:0 d; output 7:0 q; 14 reg 7:0 q; always (posedge clk or posedge reset) if(reset) q q,还有clock 的 delay,写出决 定最大时钟的因素,同时给出表达式。(威盛 VIA 2003.1
7、1.06 上海笔试试题 ) 18、说说静态、动态时序模拟的优缺点。(威盛 VIA 2003.11.06 上海笔试试题 ) 19、一个四级的Mux, 其中第二级信号为关键信号如何改善timing 。(威盛 VIA 2003.11.06 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径。(未知 ) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异 ),触发器有几种(区别,优 点 ),全加器等等。(未知 ) 22、卡诺图写出逻辑表达使。(威盛 VIA 2003.11.06 上海笔试试题 ) 23、化简 F(A,B,C,D)
8、= m(1,3,4,5,10,11,12,13,14,15) 的和。 (威盛 ) 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the 24 operation region of PMOS and NMOS for each segment of the transfer curve? (威 盛笔试题circuit design-beijing-03.11
9、.09) 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P 管的宽长比要比N 管的宽长比大 ?(仕兰微电子 ) 27、用 mos 管搭出一个二输入与非门。(扬智电子笔试 ) 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain whi
10、ch input has faster response for output rising edge.(less delay time)。(威盛笔试题circuit design-beijing-03.11.09) 29、画出 NOT,NAND,NOR的符号,真值表,还有transistor level 的电路。 (Infineon 笔 试 ) 30、画出 CMOS 的图,画出tow-to-one mux gate 。 (威盛 VIA 2003.11.06 上海笔试试题) 31、用一个二选一mux 和一个 inv 实现异或。 (飞利浦 -大唐笔试 ) 32、画出 Y=A*B+C的 cmos
11、电路图。 (科广试题 ) 33、用逻辑们和cmos 电路实现ab+cd。(飞利浦 -大唐笔试 ) 34、画出 CMOS 电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子 ) 25 35、利用 4 选 1实现 F(x,y,z)=xz+yz 。(未知 ) 36、给一个表达式f=被过滤 x+ 被过滤 x+ 被过滤 xx+ 被过滤 x 用最少数量的与非门实现(实际上就是化 简 )。 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。 (Infineon 笔试 ) 38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种
12、,并说明为什 么 ?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案: NAND( 未知 ) 39、用与非门等设计全加法器。(华为 ) 40、给出两个门电路让你分析异同。(华为 ) 41、用简单电路实现,当A 为输入时,输出B 波形为 (仕兰微电子 ) 42、A,B,C,D,E 进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E 中 1 的个数比0 多,那么F 输出为 1,否则 F 为 0),用与非门实现,输入数目没有限制。(未知 ) 43、用波形表示D 触发器的功能。(扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试 ) 45、用
13、逻辑们画出D 触发器。 (威盛 VIA 2003.11.06 上海笔试试题) 26 46、画出 DFF 的结构图 ,用 verilog 实现之。 (威盛 ) 47、画出一种CMOS 的 D 锁存器的电路图和版图。(未知 ) 48、D 触发器和D 锁存器的区别。(新太硬件面试 ) 49、简述 latch 和 filp-flop的异同。 (未知 ) 50、LATCH 和 DFF 的概念和区别。(未知 ) 51、latch 与 register 的区别 ,为什么现在多用register.行为级描述中latch 如何产生的。 (南山之桥 ) 52、用 D 触发器做个二分颦的电路.又问什么是状态图。(华
14、为 ) 53、请画出用D 触发器实现2 倍分频的逻辑电路?(汉王笔试 ) 54、怎样用 D 触发器、与或非门组成二分频电路?(东信笔试 ) 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频 ? 56、用 filp-flop和 logic-gate 设计一个 1 位加法器,输入carryin 和 current-stage,输出 carryout 和 next-stage. (未知 ) 57、用 D 触发器做个4 进制的计数。(华为 ) 58、实现 N 位 Johnson Counter,N=5。(南山
15、之桥 ) 59、用你熟悉的设计方式设计一个可预置初值的7 进制循环计数器,15 进制的呢 ?(仕兰 27 微电子 ) 60、数字电路设计当然必问Verilog/VHDL ,如设计计数器。(未知 ) 61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥 ) 62、写异步 D 触发器的 verilog module 。(扬智电子笔试) module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge
16、 reset) if(reset) q Vth ,当输出到 达 VDD-Vth时管子已经关断了。所以当栅压为VDD 时,源级的最高输出电压只能为VDD-Vth 。这叫阈值损失。 N 管 的输出要比栅压损失一个阈值电压。因此不宜用N 管传输高电平。 P 管的输出也会比栅压损失一个阈值。同理栅压为0 时, P 管 源级的输出电压范围为VDD 到 Vth ,因此不宜用P 管传递低电平。 22、画电流偏置的产生电路,并解释。 基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种。 下面以镜像电流源电路为例进行说明: 23、画出施密特电路,求回差电压。 答:下图是用CMOS 反相器构成的施密特
17、电路: 68 因此回差电压为: 24、LC 正弦波振荡器有哪几种三点式振荡电路,分别画出其原理图。 答:主要有两种基本类型:电容三点式电路和电感三点式电路。下图中(a)和(b) 分别给出了其原理电路及其等效电路 69 (a) 电容三点式振荡电路 (b) 电感三点式振荡电路 25、DAC 和 ADC 的实现各有哪些方法? 实现 DAC 转换的方法有: 权电阻网络D/A 转换,倒梯形网络D/A 转换, 权电流网络D/A转换、权电容网络D/A 转 换以及开关树形D/A 转换等。 实现 ADC 转换的方法有:并联比较型A/D 转换,反馈比较型A/D 转换,双积分型A/D 转换和V-F 变换型A/D 转
18、 换。 26、A/D 电路组成、工作原理 A/D 电路由取样、量化和编码三部分组成,由于模拟信号在时间上是连续信号而数字信号在时间上是离散信号,因 此 A/D 转换的第一步就是要按照奈奎斯特采样定律对模拟信号进行采样。又由于数字信号在数值上也是不连续的, 也就 是说数字信号的取值只有有限个数值,因此需要对采样后的数据尽量量化,使其量化到有效电平上,编码就是 对量化后的数值进行多进制到二进制二进制的转换。 27、为什么一个标准的倒相器中P 管的宽长比要比N 管的宽长比大? 和载流子有关,P 管是空穴导电,N 管电子导电,电子的迁移率大于空穴,同样的电场下,N 管的电流大于P 管, 因此要增大P
19、管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电 和放电是时间相等 28、锁相环有哪几部分组成? 锁相环路是一种反馈控制电路,简称锁相环(PLL )锁相环的特点是:利用外部输入的参考信号控制环路内部振荡信 号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电 路。 锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值, 即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来锁相环通常由鉴相器(PD) 、环路滤波器(LF )和压 控振荡器(VCO )三部分组成。锁
20、相环中的鉴相器又称为相位比较器,它的作用是检测输入信号和输出信号的相位 差,并将检测出的相位差信号转换成电压信号输出,该信号经低通滤波器滤波后形成压控振荡器的控制电压,对振荡 器输出信号的频率实施控制。 29、用逻辑门和COMS电路实现AB+CD 这里使用与非门实现: 70 (a) 用逻辑门实现 (b) 用 CMOS 电路组成的与非门 图 (a) 给出了用与非门实现AB+CD ,图 (b) 给出了用CMOS电路组成的与非门,将图(b) 代入图 (a) 即可得到 用 CMOS 电路实现AB+CD的电路。 30、用一个二选一mux 和一个inv 实现异或 假设输入信号为A、B ,输出信号为Y=A
21、B+AB 。则用一个二选一mux 和一个inv 实现异或的电路如下图所示: 31、给了reg 的 Setup 和 Hold 时间,求中间组合逻辑的Delay 范围 假设时钟周期为Tclk ,reg 的 Setup 和 Hold 时间分别记为Setup 和 Hold 。 则有: 32、如何解决亚稳态 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当 一个触发器进入亚稳态时,既无法预测该单元 的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在亚稳态期间,触发器输出一些中间级电平,或者 可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方
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