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1、公司概述 Cadence是全球电子设计自动化 (EDA 领先企业 ,从事软件与硬件设计工具、芯 片知识产权与设计服务 ,目前正致力于 EDA 产业的转型。 Cadence把此次转型构想 命名为 EDA360,因为它将包含设计过程中的所有方面,并关注最终产品的可盈利 性。这种应用驱动型方法,能在创建、集成与优化电子设计方面帮助我们的客户以 更低的成本和更高的质量完成硅芯片、片上系统设备、以及完整的系统实现。 Cadence Design System, Inc. 公司成立于 1988年,总部位于美国加州圣荷塞,其设计中 心、研发中心和销售部门分布于世界各地。 CADENCE 中国 1992年 C
2、adence 公司进入中国大陆市场 ,迄今已拥有大量的集成电路 (IC 及系 统设计客户群体。在过去的二十年里,Cadence公司在中国不断发展壮大,建立了北 京、上海、深圳分公司以及北京研发中心、上海研发中心,并于 2008年将亚太总部 设立在上海 ,Cadence中国现拥有员工 400 余人。 北京研发中心和上海研发中心主要承担美国公司总部EDA 软件研发任务 ,力争 提供给用户更加完美的设计工具和全流程服务。Cadence在中国拥有强大的技术支 持团队 ,提供从系统软硬件仿真验证、数字前端和后端及低功耗设计、数模混合RF 前端仿真与 DFM 以及后端物理验证、 SiP封装以及 PCB 设
3、计等技术支持。我们的 销售方案中还包括提供专业设计服务,VCAD 团队为用户提供高质量、有效的设计 和外包服务。 把世界顶尖的产品技术和服务融入中国,成为中国电子行业最亲密合作伙伴,和 中国电子高科技产业共同腾飞是Cadence 在中国的坚定信念。 市场与趋势 Cadence服务于产值达 2万亿美元的全球电子市场 ,其中包括产值超过 3000亿 美元的半导体市场。我们的主要垂直市场领域包括:有线与无线通讯 ;工业、医疗与 汽车电子 ;计算机与消费电子 ,比如多媒体和个人娱乐设备。这些领域占全球电子设 备营收和半导体营收的90%以上。我们的主要横向市场领域是系统公司、半导体 公司和硅供应商 (A
4、SIC 供应商、集成电路代工厂和FPGA 公司。作为这些领域里的 EDA 解决方案领先供应商 ,Cadence 对业界趋势和客户需求有着前所未有的认识。 两大主要趋势推动着电子设计:不断提高的硅容量和越来越高的复杂性。虽然 传统的生产方法正在达到基本物理极限,随着新晶体管结构的开发 ,不同封装中的单 个硅片 ,变成单独封装中层叠的晶片互联,硅容量也将会继续提高。同时,由于各设计 领域的融合 ,以及消费者对高性能产品的需要,设计正变得更复杂。现代电子设备支 持高速通信、大数据量处理与芯片中快速的交互作用,这需要混合信号 (模拟/数字、 低功耗与高级节点设计技术。在很多情况下 ,产品的硬件功能并非
5、主要差异所在。 当今产品主要是在应用方面进行竞争,也就是在硬件上运行的软件,不管是手机上运 行的游戏还是网络路由器上运作的协议。 为获得成功 ,新设计必须在系统层面以及片上系统 (SoC 和硅层面进行优化。 Cadence是唯一一家融合了业界构想、有着全面的产品阵容以及高端技术优势,能够 全面解决这些问题的公司。 Encounter Digital Implementation System 15 Encounter Power System 16 Encounter Timing System 17 Clock Concurrent Optimization 18 相关产品简介 18 系统验
6、证及硬件仿真 数字设计 Functional Verification 功能验证 System Design 与 Virtuoso 仿真器配合使用时 ,又是混合信号验 证的数字引擎 ;用于仿真加速与 Xtreme 和 Palladium 配合使用时又是测试平台引擎; 当其与 TLM 验证解决方案配合使用又可以是RTL 引擎。 当数字仿真在 1980年代被普遍应用时 ,其流程非常简单 :RTL 级、然后是门级 最后是实现。之后的几年间,仿真逐渐成熟应用于验证,并成为现代复杂 FPGA、 ASIC 和定制设计中提高效率、提供可预测性以及保障质量的关键手段。随着此技 术的成熟 ,也出现了新方法用于生
7、成指标,测量验证计划的进度 ,以新的数字和模拟仿 真抽象将验证移到流程的初期阶段,从而出现了加快收敛的新方法。IES 继续引领验 证过程中的这些变化 ,加入了新的技术 ,支持新出现的需求 ,让 IES 成为业界最经常使 用的引擎。 今天 Cadence? IES促进验证平台自动化、重用和分析,从系统层面到 RTL 级再 到门级对设计进行验证。它支持Incisive Enterprise Manager采取的指标驱动法。其 本地编译架构加快了事务级、行为级、低功耗、RTL 级和门级模型的同时仿真 ,消 除了其他仿真方法中常见的性能下降。 IES还支持所有 IEEE 标准语言 ,Open Veri
8、fication Methodology (OVM 、新兴的 Accellera 通用验证方法学 (UVM 、以及 e Reuse Methodology (eRM,所以工程师可以 迅速而方便地为其引入可靠的验证流程。验证工程师可以拓展Enterprise Simulator 的功能 ,加入 Incisive Software Extensions, 它提供了测试平台与被测设备(DUT 之间 高吞吐量的信道 ,并促进内置软件的自动指标驱动型验证,把它当作 DUT 的另外一 部分一样。 ?促进测试平台自动化、分析与重用以提高效率 ? 确保验证质量 ,跟踪业界标准的覆盖指标 ,包括功能、事务、低功
9、耗和HDL 代 码,加上自动数据与断言检查 ? 用自动反标注与可执行的验证计划推动与指引验证 ? 在多语言验证环境之上创造可重用的序列与多信道虚拟序列 ? 配置现有的统一验证元件(UVC 或迅速构建全新UVC ? 促进高级调试 ,使用 SimVision 用于事务级模型、 SystemVerilog/e级库、瞬时 混合信号、低功耗与传统波形图分析 ? 支持 e、Open Verification Library (O V L 、O V M 类库、新兴 U V M 类库、 S y s t e m C?、S y s t e m C验证库、 SystemVerilog、Verilog? 、VHDL
10、、PSL、SVA 和 CPF ? 为复合语言、混合信号与低功耗设计提供尽可能高的性能,涵盖多个抽象层 ,包 括能够对 RTL 仿真在 Palladium XP 系列进入退出加速器 /仿真器进行现场交换 01 功能验证 Incisive Enterprise Verifier 概述 概述 特性/优势 综合形式分析与仿真引擎的双重效能 Cadence ? Incisive ? Enterprise Verifier(IEV 允许设计团队与验证工程师更快地 将设计做起来 ,在流程的初期阶段就进行错误搜寻,利用 SVA 与 PSL在验证结束之 前收集更多指标 ,揪出设计深处的错误 ,而这是单独仿真或形
11、式验证法很容易错过 的。 IEV 紧密集成了形式分析和仿真引擎,由此带来双重效能。它包含Incisive Formal Verifier 和 Incisive Enterprise Simulator的功能 ,并增加了新的引擎集成功能。 简而言之 ,各种技术的长处被结合并混合为独特、共同强化的方法,提高分析的效率 与灵活性 ,以及贡献大量的覆盖指标 ,进一步加快指标驱动的SoC与硅实现。通过多 数用户的简易设置、自动操作,以及专业用户的精细控制 ,还有全新的断言调试功 能,IEV 提高了断言式验证的投资回报率。它也为整个企业间指标驱动的SoC与硅 实现提供了支持 ,在验证计划、服务器集群上的回
12、归操作、巩固形式与仿真指标以 及多核心性能方面都实现提升。 ? 收集更多指标加快验证闭合? 加快设计建立时间 ? 寻找单独形式验证或测试平台仿真漏掉的错误 ? 在大型设计上使用形式辅助仿真? 在测试平台可用之前执行快速集成 ? 利用统一指标加快验证闭合 ? 为了 SoC和硅实现在 Incisive 仿真、仿真加速与硬件仿真平台使用同一断言 Incisive Enterprise Manager 特性/优势 自动进行验证管理包含扩展语言与仿真支持 Incisive Enterprise Manage(IEM可实现分布、多级验证项目、验证计划收敛的 自动化管理。通 SystemVerilog 和
13、e功能覆盖 ,加上测试平台仿真支持 ,它可以提高效 率与可预测性。 Cadence ? IEM 加快验证规划执行 ,将模块、芯片、系统与项目级的耗时手动任 务自动进行。通过SystemVerilog和 e功能覆盖 ,它推动了高级覆盖式验证与调试技 术迅速实现验证闭合。 IEM 自动开展仿真运行 ,分析数据、调试设计 ,并生成额外的 验证方案 ,进一步提升覆盖率。 IEM 为地理上比较分散的团队提供了额外的重要功能,整理模块与系统级仿真 套件,管理数据量 ,并且使用高级分析引擎与汇报机制迅速做出决定。 ? 提供高级验证团队规划与成功指标? 包含 SystemVerilog与 e功能覆盖 ? 提供
14、 高级覆盖漏洞分析与汇报? 为 IES增加特别支持 ? 支持使用 Incisive Specman ?测试平台技 术运行的其他仿真器 Cadence VIP 目录 概述 特性/优势 业界最广的验证 IP 与存储器模型产品组合支持所有主要仿真器 Cadence VIP 目录为超过 30 种复杂协议以及超过1.5万种存储器设备提供支 持。这种 VIP 与存储器模型可在Cadence Incisive Enterprise Simulator 和 Synopsys VCS ? 与 Mentor Graphics Questa ?仿真器上运行。 目前 Cadence的产品延续其 10年优良传统 ,有着
15、高级、可靠的VIP,被用于检验 数千种设计的数十种协议。Cadence存储器模型 (过去又叫 Denali MMAV 存储器模 型一直被认为是存储器界面验证的“ 黄金标准 ” 。Cadence解决方案满足 IP、SoC和 系统级验证工程师和设计师的独特需要: IP开发者受益于最新协议的支持,由各个 VIP 进行数百次自动协议检查,该 VIP 已经在多种设计实践中得到证明,绝对可靠。 SoC开发者可因其支持当今SoC的所有复杂标准协议与存储器界面而获益,这 是一种通用的测试平台界面,涵盖整个 VIP 与存储器产品 ,以及创新的授权方式 ,降低 了多协议验证的成本阻碍。 系统开发商受益于加速VIP
16、,可释放 Palladium XP 验证计算平台的实力 ,对软硬 件集成进行检验 ,找到一条软件驱动验证之路,从程序员的角度进行系统验证,同时对 驱动软件与 SoC接口进行协同验证。 ? 支持第三方仿真器? 支持超过 30种协议 ? 率先上市 ,支持新兴标准 ,如 A M B A 4 系列、 P C I E x p r e s s G e n 3 、 SuperSpeed USB 、Ethernet 40G/100G以及 MIPI 协议 ? 超过 15000种存储器设备设置 ,包括支持最新存储器类型 ,如 DDR4 SDRAM 、 Flash ONFI 3.0、Flash PPM、Flash
17、Toggle2NAND、GDDR5、LRDIMM 和 Wide I/O SDRAM ? 通过 CMS and PureSuite 解决方案进行协议遵从检查 ? 为 AMBA 和 OCP提供断言套件 ,并可由 Incisive Formal Verifier 进行形式验证 ? Accelerated VIP用于最广泛使用的复杂协议,支持大型 SoC和软硬件集成的硬件加 速 ? 支持所有通用测试平台语言,包括 SystemVerilog 和 e ? 支持 Universal Verification Methodology (UVM Supported Interfaces Protocols M
18、emories AMBA 4 AMBA AHB AMBA AXI AMBA APB CAN Ethernet HDMI I2C JTAG LIN MIPI CSI-2 MIPI DSI MIPI M-PHY MIPI SLIMbus MIPI UniPro MIPI DigRF v4 OCP PCI Express PCI PLB SAS Serial ATA (SATA Serial Rapid IO USB (with OTG USB SuperSpeed DDR2 DDR3 DDR4 DDR4 SDRAM DDR NVM EEPROM Flash ONFI 3.0 Flash PPM F
19、lash Toggle2NAND GDDR3 GDDR4 GDDR5 LBA NAND LPDDR2 LRDIMM MMC 4.41 One NAND QDR SRA SD/SDIO 2.0 SD/SDIO 3.0 SDRAM SRAM SRAM cellular Toggle NAND Wide I/O SDRAM Plus other memory types System Design 利用优化算法 ,更好地提高良率 ;进行高级匹配和敏感度分析。 Virtuoso ADE 可依据设计规格 ,在多个设计方案中寻找最优,建立了高速和精确设计 的标准。 ? 通过一个不受仿真器影响的环境缩短学习
20、时间 ? 在由脚本驱动的模式中实现效率最大化? 使用多种内置仿真工具加快调试过 程? 通过预寄生与后寄生提取设计的简单对比提高设计准确性 ? 通过清晰的可视化界面快速检测电路故障 Virtuoso Accelerated Parallel Simulator Virtuoso (APS 特性/优势 针对复杂的模拟、 RF、混合信号模块和具有成千上万个元件的子系统,以全 Spectre精度实现可扩展性能和容量。 Virtuoso APS 是 Virtuoso Multi-Mode Simulation(Virtuoso 多模式仿真工具的一 部分,针对需要更快收敛的设计,可执行高级 SPICE 精
21、度仿真 ,同时支持可扩展性能和 容量。 它与 Virtuoso 定制设计平台紧密集成 ,允许设计者在相同环境中接收和传递 设计意图 ,并提供了 Virtuoso Spectre仿真器的所有晶体管级分析功能。 Virtuoso APS 独有的全矩阵求解技术利用先进的多CPU 计算平台 ,可带来无以 伦比的可扩展性和多线程功能。这些特性保证了高速可靠的仿真,而不会对结果的 精确性产生任何影响。 ? 在全 SPICE精确度和收敛度条件下 ,提供 10至 100倍的单核速度 (10 倍 Spectre 单核速度 ? 对规模较大、具有高无源 /有源器件比的 版图后抽取电路 ,可进行高精度的仿真 ? 多核
22、技术扩增了仿真速度 ,允许更大规 模电路的仿真 ? 使用经代工厂认证的器件模型(同 Virtuoso MMSIM 的其他仿真引擎 ,以确保模 拟设计的芯片精确度 Virtuoso 前端/电路设计仿真 Virtuoso 前端/电路设计仿真 19 定制与模拟设计 概述 概述 RF Design Methodology Kit Virtuoso AMS Designer 锦囊的优势 特性/优势 锦囊内容 全面的混合信号技术、教程和最佳实践 SoC的灵活混合信号仿真 针对 RF 和混合信号 SiP设计,Cadence RF SiP Methodology Kit提供了完整的 SiP开发平台和经过验证的
23、最新方法。 Virtuoso AMS Designer 仿真器连接高级模拟与数字环境实现完美的混合信号仿 真与验证。 Cadence ? RF SiP Methodology Kit 锦囊包含采用和实现面向混合信号SiP 的高 级封装设计技术所需的所有特性。 Cadence SiP RF Architect提供全特性集成设计流程和模拟环境。Cadence SiP RF Layout 可实现基板布局布线、裸片堆叠创建和封装级集成和优化。Cadence SiP Digital SI 可实现强大的仿真、提取和编辑功能。另外,锦囊中有各应用领域完整的 代表性设计、一个包含可借鉴组件和仿真方法的库,以及
24、关于如何使用Cadence解 决方案的完整教程。 Cadence ? Virtuoso ? AMS Designer 是一种混合信号仿真解决方案,面向模拟、 射频、存储器和混合信号SoC的设计与验证。它综合了Virtuoso 面向混合信号设 计与验证的全定制环境。它还综合了面向数字验证环境中混合信号验证的Cadence Incisive ? 功能验证平台。 ? 与 Encounter ?数字和 Virtuoso ? RF/ 模拟的设计技术相集成 ? 提供从 Virtuoso ADE 到封装级 SiP设计的完整流程 ? 通过全面的使用教程指导新用户? 执行虚拟原型、互联探索、分析和建模? 实 现
25、基板的布局布线、优化、验证和流片? 管理电感综合和无源器件建模 ? 为高于 GHz 频率的数字电路提供快速高容量的仿真 ? 支持拓扑编辑和方案空间求解? 提供结构化约束管理 ? 针对完整的协同设计实现 ,提供双向 ECO 和 LVS 流程 ? 执行系统级功能、性能和闭环验证 ? 用可靠的 Virtuoso 模拟与 Incisive 数字仿真技术确保设计质量 ? 支持 Virtuoso 模拟设计环境中的模拟设计流程使用模型,以及 Incisive 环境中 的数字验证使用模型 ? 支持自上而下的方法学 ,在设计周期中及早侦测设计故障,确保设计及时达到 可出带状态 ? 通过混合信号硬件描述语言支持加
26、快模拟将射频收发器的包络分析 与数字基带仿真结合 ,加快射频电路以全SPICE精确度的仿真 ? 执行系统级功能、 性能和闭环验证 ? 为 RF/模拟设计提供统一的电路图和仿真环境? 在 IC 和基板级别 ,直接为 I/O 协同设计导入 IC 器件封装 ? 在系统级执行高效的裸片堆叠装配、DRC 和 SI分析? 集成数字 SI分析和互联提取 ? 允许裸片至裸片的交互式编辑和基板互联? 提供一个包含组件、模型和仿真/ 验证计划的库 ? 演示从无源器件到完整封装的代表性设计 Virtuoso 前端/电路设计仿真 20 概述 概述 Virtuoso Layout Suite 特性/优势 快速版图实现
27、针对复杂定制 IC 的高容量平面和层级布线 Virtuoso Layout Suite 自动进行模块创建 ,让硅精确定制设计尽快上市。 Cadence Virtuoso Layout Suite( VLS 是 Cadence ? Virtuoso ? 平台的高端定制版图的创建工具,在器件、单元和 模块级支持全定制数字、混合信号和模拟电路的设计。其高级功能包括自动加速定 制模块创建 ,以及业界领先的Cadence空间式布线技术 ,在交互与自动化布线过程中 自动执行 65/45纳米工艺与设计规则。与 Virtuoso 平台的其他组件配合使用 ,VLS 快速而硅精确度独特定制芯片。 ? 在器件、单元
28、和模块级别加快定制数字、混合信号和模拟设计的版图布局? 支持约束和原理图驱动的物理实现? 本地的 Cadence空间式布线技术在单个公共的 舱体内提供对称与差异化布线 ? 在用户提交原理图或布局 ,或者执行之前可能需要Pcell 评估的任何活动时 ,快 速 Pcell 功能可以将性能提高10 倍 ? 提供高级节点工艺与设计规则的约束驱动执行 Cadence Space-Based Router 特性/优势 通过同时解决多良品率和可制造性挑战,Cadence Space-Based Router 实现更短 的收敛时间和更高的芯片质量。 不断增长的设计复杂性和越来越多的数字和模拟/混合信号相结合的
29、芯片使设 计者面临严峻的良品率和可制造性挑战,如光刻问题、制造规则不一致、铜材料、 电气问题和性能要求。 Cadence ? Space-Based Router 同时解决了所有这些问题 ,帮 助设计者实现更短的收敛时间、更高的芯片质量,并面向消费电子和无线市场推出 与众不同的产品。 ? 可轻松处理 250K 网线的打平和层次化高容量设计 ? 高速的多线程技术可加快最大型设计的完成 ? 在 65纳米以下的互连实现中 ,创新的层级、 3-D、基于空间的架构支持精确建 模、操作、检查复杂几何图形和约束? 签收质量的预先设计规则互连检查系统支持 边构建边纠正的版图设计 Virtuoso 版图和验证
30、Virtuoso 版图和验证 21 概述 概述 Virtuoso Chip Assembly Router 特性/优势 生产率和设计质量 在混合信号设计中实现数字模块的自动化 Virtuoso Chip Assembly Router在设计的任意层级都可以实现定制IC 的全自动 布线 Cadence ? Virtuoso ? Chip Assembly Router 是 Virtuoso 平台的定制模块和芯片 创建布线工具。 它是由约束和设计规则驱动的交互式、完全自动化的基于形状的 布线器 ,在定制数字、混合信号和模拟设计的任意层级:晶体管、单元、模块、芯片 和高级芯片互联 ,支持模块创建和芯
31、片创建的解决方案。 ? 在交互式自动布线过程中利用规格要求已经复杂的约束和工艺规则,可以提高 效率和设计质量 ? 使用多种高级功能简化布线流程,如交互式推送、多线 /总线技术、电源、屏 蔽、差分对、长度和串扰 ? 观且易用的界面 ,具有菜单、命令和 do文件使用选项 Virtuoso Digital Implementation 特性/优势 Virtuoso Digital Implementation 针对混合信号设计中的小型数字组件自动执行 综合、布局布线、以及时序闭合,加快数字模块实现的同时确保最高的芯片质量。 Virtuoso ? Digital Implementation 是完整的
32、综合、布局布线系统。它支持在由 模拟为主的设计环境中实现小型数字模块。根据统一的设计意图,Virtuoso Digital Implementation自动完成综合并优化布局布线,从而加快混合信号设计流程并确保最 高的芯片质量。 作为 Virtuoso Layout Suite 的补充 ,Virtuoso Digital Implementation 可实现有限容量的R T L 到 G D S I I 完整数字实现流程。它与 Encounter ? RTL Compiler 和 Encounter Digital Implementation System集成,针对更小、更快和功耗更 低的芯片
33、 ,可支持高性能综合等诸多功能,是用于数字模块实现、可集成的、极为快 速的引擎。 *Virtuoso Digital Implementation 支持有限容量 RTL-to-GDSII 的解决方案。 Encounter RTL Compiler 限制为 50k (最终映射隶化单元或200k通用例化单元。 Encounter Digital Implementation System限制为 50k 隶化单元。 可通过合集两个 Virtuoso Digital Implementation 的 license扩展至两倍容量。 ? 自动实现小型数字模块 ,包括综合和物 理实现 ? 在统一设计意图和
34、主旨下 ,与 Virtuoso 平台集成 ,实现完整的解决方案 ? 支持 First Encounter ? 硅虚拟原型 ? 确保数字逻辑芯片实现最佳质量(速度、面积和功耗 ? 支持混合信号模块的全时序建模,使用内置物理优化 ,实现快速时序收敛 ? 在签 收质量延迟计数器的通用时序引擎下,支持由时序驱动的实现 ? 显著缩短设计完成时 间 Virtuoso 版图和验证 概述 概述 Cadence Physical Verification System 特性/优势 面向纳米设计的高性能DRC/LVS 快速芯片收敛 对高节点工艺下的SoC设计,Cadence Physical Verificati
35、on System(PVS 在单处 理器和分布式处理器下均提供富有竞争力的性能。 Cadence ? PVS是 Cadence推出的 SoC级最优签收解决方案。与行业标准的数 字和定制设计流程结合 ,PVS使设计者从一个 EDA 供应商处获取从前端至后端的完 整设计和签收流程。另外,PVS为数字和定制设计提供 “ 单工具 ,单基板 ” 模式,可最大 限度地降低开销。 PVS还提供了一个独特的、基于操作的分布式处理功能,无需专 门硬件即可极大地提高吞吐率。100%文件兼容性和易用性使其可以完全取代现有 的其它物理验证技术。 ? 针对实现和后端签收 ,提供单供应商的解决方案 ? 以流片验证的精度提
36、升设计周期 ? 兼容业界标准格式 ,简化工具引入 ? 针对定制和数字 SoC设计,支持“ 单工具 ,单 基板” 模式 ? 与 Virtuoso ? 定制技术和 Encounter ? 数字技术集成 ,可以加快调试周期 ? 提供多机器并行处理能力 ,最大程度利用硬件资源 Virtuoso DFM 特性/优势 Virtuoso DFM 使设计者无需脱离Virtuoso Layout Suite 环境,即可精确获取物理 和电学变化 ,以确保定制、混合信号设计、库和IP 的可制造性。 Virtuoso DFM 可保证设计意图 (例如电学约束 ,通过精确提取确保设计目标的快 速实现 ,所具有的近线性扩展
37、性和自动错误修复特性,可提供高度收敛的结果。这使 设计者可以实现一个 “ 由设计更正 ” 的流程 ,从而能够与多个代工厂合作,以高效和可 预见的方式实现先进工艺的芯片。 Virtuoso DFM 允许设计者针对物理效应的影响 识别、分析并自动优化设计的片上参数,例如光刻、掩模板、 OPC、刻蚀和 RET;以 及多种与取决于版图的效应,例如光刻、层叠、 CDS 效应(context-dependent stress 、 张力、近阱效应 ,和多种意外延展效果 ,例如浅沟槽隔离和接触点至接触点间距等。 另外,作为基于设计流程的工具,Virtuos DFM 为设计者提供了精确的、基于模型的 流程,可以
38、使制造变化对设计性能的影响降至最低。 ? 为定制设计提供基于设计流程的DFM 和可预测的 DFM 结案 ? 在 GLOBALFOUNDRIES 28nm 工艺中经 过生产验证 ,是基于设计流程针对DRC+ 的“ 经典” 工具 ? 非常适合代工厂的全面、基于模型的光刻热点分析 ? 业界首个基于设计流程的、由约束驱动的、取决于版图效果的变异检测和优 化工具 ? 更高的生产效率和更加可预测的流片计划 设计签收 概述 Cadence Litho Electrical Analyzer 特性/优势 电子 DFM 分析与优化 Cadence Litho Electrical Analyzer(Cadenc
39、e LEA光刻电子分析器帮助设计师识 别、分析并最小化由工艺变化引起的参数问题,从而提高芯片性能。 Cadence ? Litho Electrical Analyzer 通过对光学临近效应修正、光刻工艺和化 学机械研磨的模拟 ,提供完整的电学可制造性分析,并能方便集成到现有的物理库,IP, 模拟和数字电路设计流程中。它使用代工厂认证的技术,通过对硅片结果的分析 ,能 准确分析芯片制造过程中工艺的变动对电学特新的影响,并将这些信息反馈给电路 的设计者 ,帮助设计者能在设计阶段优化设计,提高产品良率。 ? 能精确提取器件和金属连线的电气特性? 能识别和修复制造过程中的系统误 差所产生的时序和漏电
40、缺陷 ? 减少设计冗余并能加速设计的收敛? 能方便集成到现有的物理库,IP,模拟和数 字电路设计流程中 ? 允许设计者在不更改设计库的前提下即时优化电路的电学特性 ? 能和 Cadence Litho Physical Analyzer集成,快速的对整个芯片进行可制造性分 析? 能和 C a d e n c e Q R C E x t r a c t i o n 和 Encounter ? Timing System 集成,作时 序分析 特性/优势 Cadence CMP Predictor 概述 预测并优化互连厚度和芯片拓扑图变异性 通过基于模型的 CMP 热点检测和 CMP 感知型 RC
41、提取,Cadence CMP Predictor 可以提高设计性能和成品率。 ? 能精确预测多层金属层的厚度和表面地形图 ? 能识别出可能降低良率的缺陷区域? 通过与 Cadence Chip Optimizer集成尽 可能地减少或消除热点 ? 通过与 Cadence QRC Extraction配合,能识别与时序有关的问题 (例如竞争条件 , 并潜在地减少工艺保护带 Cadence ? CMP Predictor将制造工艺变化的不确定性转化为可以预测的影响, 然后在设计阶段令这些影响最小化。Cadence ? CMP Predictor通过对集成电路制造 中铜电化学淀积和铜 /介质层化学机械
42、研磨工艺的模拟仿真,能准确得到全芯片、多 层金属的厚度和表面地形图。 和传统基于规则的方法相比,CMP Predictor能模拟制造过程中电化学淀积中多 层金属效应和化学机械研磨中的长程效应,更准确的识别出对良率有影响的缺陷区 域。它可以把金属层厚度和表面地形变化的信息反馈给寄生参数提取工具,这样能 得到更准确的 RC 和时序分析结果。 概述 基于模型的设计可制造性检查和轮廓形状预测 Cadence Litho Physical Analyzer 特性/优势 基于快速、准确的芯片轮廓预测,Cadence Litho Physical Analyzer(LPA 光刻物 理分析器 ,能够检测并纠正
43、光刻热点 ,以提高参数成品率和芯片性能。 Cadence ? LPA 基于光学临近效应修正和光刻仿真模型,能快速、精确的对设 计版图做光刻可制造性分析。它能识别传统DRC 工具不能识别出的物理缺陷,帮助 电路设计者在设计的阶段改正这些缺陷,提高产品的良率。 Cadence ? LPA 为设计师提供了高级DFM 热点检测和纠正功能。它基于物理 建模技术 ,在工艺窗口内作快速、精确的芯片轮廓预测,从而能查找光刻热点并进行 修复。设计师可以使用这些预测出的芯片轮廓,借助于 Cadence Litho Electrical Analyzer 作电学 DFM 分析。 ? 能识别出影响良率的缺陷并给出修改
44、指南 ? 速度快 ,能在几小时内能完成整个芯片的检查 ? 能方便集成到现有的物理库,IP,模拟和数字电路设计流程中 ? 能在整个工艺窗口能快速、精确的模拟硅片上的结果 ? 能和 Cadence Litho Electrical Analyzer 集成起来 ,用于电学 DFM 分析 其他相关产品简介 : Assura Physical Verification 提供设计规模检查和板图、原理图网表一致性验证,从而提高全定制IP的良 率。 Cadence Chip Optimizer 使用基于 3D 空间的方法进行建模、分析并优化版图,使其满足电气约束 ,制造 规则等等。 Virtuoso Mult
45、i-Mode Simulation 通过连接业界领先的仿真引擎为贯穿整个设计周期的无缝仿真提供全面的设计 和验证。 Virtuoso Power System 使得定制设计团队可以使用定制方法学对全部的设计实现进行有效的功耗和信 号完整性分析。 Virtuoso Schematic Editor 为模拟、定制数字、射频以及混合信号设计的从前端到后端流程提供完整的设 计和约束组合环境 Virtuoso UltraSim Full-Chip Simulator 为大规模定制模拟、数字、混合信号、射频、存储器以及片上系统电路提供晶 体管级验证所需的容量、精度和速度。 Virtuoso Layout
46、Migrate 快速的物理版图移植 ,可以支持先进工艺节点下的复杂设计规划 Virtuoso Spectre Circuit Simulator 快速和精确的 SPICE级仿真器 ,可以分析最具技术挑战的模拟以及数模混合电 路 Cadence MaskCompose Reticle and Wafer Synthesis Suite 自动优化光罩和晶片综合 ,从而排除某些故障并减少掩膜制作周期。 Encounter Diagnostics 具有目前市场上最准确的容量和精确度诊断能力。加速芯片生产并通过器件和 故障模型优化提高良率。 Cadence QuickView Layout and Ma
47、nufacturing Data Viewer 使工程师可以观察和导入符合多种业界标准的工艺制造数据 PCB设计 Allegro FPGA System Planner 概述 特性/优势 FPGA 规则推动 FPGA-PCB 协同设计 Cadence ? Allegro ? FPGA System Planner(FSP为 FPGA-PCB 协同设计提供了 一个完整的、灵活的技术,让用户能够做出最佳的建设期正确的引脚分配。FPGA 引脚分配是根据用户指定、界面连接、FPGA设备引脚规则以及PCB上的 FPGA 布置自动进行合成。通过自动引脚分配合成,用户可避免易于出错的手动流程,同时 缩短建立
48、初步引脚分配的时间,这是 PCB上 FPGA 布置的关键。这种布局感知的独 特引脚分配方法消除了与手动法如影随形的不必要物理设计迭代,同时缩短了设计 周期时间。 有助于布局感知的引脚分配合成(精确符合 FPGA 设备规则 ,Allegro FSP 为 FPGA-PCB 协同设计提供了一套独特的功能。它提供了一个布局图,用于 FPGA 系 统中的元件布置 ,用户能够通过界面定义指定更高层面上FPGA 子系统内元件之间 的连接情况 。通过布局感知的引脚分配合成,Allegro FSP 让用户能够探索其 FPGA 结构,建立最理想的建设期正确的引脚分配,面向使用 FPGA 的原型设计或生产。 ? 可
49、升级的 FPGA-PCB 系统协同设计解决方案 ,从 OrCAD Capture到 Allegro GXL ? 缩短最优初步引脚分配的时间,加快 PCB 设计进度 ? 加快 FPGA与 Cadence PCB设计创建环境的集成 ? 消除 PCB布局过程中不必要的、令人沮丧的设计迭代 ? 消除由于 FPGA 引脚分配错误造成的不必要的物理原型迭代 ? 通过布局感知的引脚分配与优化减少PCB 层数 ? 帮助 FPGA系统的界面连接定义 ? 帮助 FPGA DRC 精确的布置敏感性引脚分配合成 ? 允许 FPGA系统的结构探索 ? 使用 FPGA 加快 ASIC 成型 Color-coded map of the I/Os of a multi-bank FPGA with different types of con ? gurable pins User IO Con ?gurable Clock Capable Differential Power 概述 概述 Allegro PCB Designer 特性/优势 约束驱动的 PCB 设计 高级信号质量测试 Allegro PCB Designer能够在约束驱动的设计系统中,迅速地将简单或复杂设计 从概念转化为实际生产。这是一个灵活的系统,基于模块的可扩展架架构允许设计 师能够选择满足技术与方法需要的功能模块来适用配置满足从小到
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