第6章 输入输出系统.ppt
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1、1,第6章 输入/输出系统,6.1 输入/输出系统概述 6.2 程序直接控制方式 6.3 程序中断控制方式 6.4 直接存储器存取方式 6.5 通道方式 6.6 总线技术,2,6.1 输入输出系统概述,计算机系统可划分为: CPU子系统 存储器子系统 输入输出子系统,主机系统,输入输出子系统包括: 外部设备、设备控制器(I/O接口),外设与主机交换信息一般是以总线作为传送信息的枢纽,并在主机与外设之间设置I/O接口,在程序或硬件的控制下完成输入/输出操作。,提供主机系统与外界进行交往或通信的手段,3,不把外设直接连到系统总线的原因: 各外设使用不同的操作方法。 外设数据传送速度较存储器、CPU
2、慢。 数据格式不同。,4,6.1.1 I/O接口的主要功能及基本组成,用于连接主机与外设的转换机构即I/O接口电路,简称I/O接口。 1)I/O接口的基本功能 实现主机与外设间的数据传送控制。 实现数据缓冲,以达到主机与外设间的速度匹配。 接受主机命令,提供设备接口的状态,并按照主机的命令控制设备。,5,2)I/O接口的基本组成,值得注意:状态信息、控制信息、数据信息在主机与接口间都是通过数据总线交换的。,6,3)I/O接口的分类,按接口和外设间的数据传送格式可分类为:串行接口和并行接口 按主机访问I/O设备的控制方式分类为:程序查询接口、中断接口、直接存储器存取(DMA)接口等 按接口所连的
3、总线分类为:ISA总线接口、EISA总线接口、PCI总线接口等 某种外设所连接口还可按它的接口标准分类,如VGA接口、AGP接口等。 按接口所连设备的类型分类为:CRT接口、A/D转换接口、D/A转换接口、硬盘驱动器接口、网络接口等,7,6.1.2 外设的识别和端口寻址,1)外设的识别 识别外设是通过地址总线和I/O接口电路中的外设识别电路实现的。 主机与外设进行信息传输,在接口中必须有些寄存器或特定的硬件电路供主机直接存取。这些能被主机直接访问的寄存器或特定的硬件电路称为I/O端口。 I/O端口地址是主机和外设直接通信的地址。 若干个端口(通常有:数据端口、控制端口、状态端口)加上相应的控制
4、逻辑电路组成接口。,8,2)I/O端口地址的编址方式,统一编址(存储器映射方式),PDP11机采用统一编址方式,把主存的高4KB地址(f000h-ffffh)留给外设寄存器和CPU寄存器。,独立编址(I/O映射方式),INTEL 80x86采用独立编址方式,I/O地址空间由64K个8位端口组成,二个连续的8位端口可作为16位端口处理,四个连续的8位端口可作为32位端口处理。,9,6.1.3 I/O数据传送控制方式,程序直接控制方式 程序中断控制方式 直接存储器存取方式(DMA) I/O通道控制方式 外围处理机方式,10,6.2 程序直接控制方式,通过程序来控制主机与外设的数据交换。一般在程序中
5、安排相应的I/O指令,通过这些指令直接控制外设的工作。 程序直接控制方式又分为两种情况 无条件传送方式 条件传送方式,11,6.2.1 无条件传送方式,D0-D7,1,地址译码,A0-A15,1,输出锁存器,往输出设备,输入缓冲器,来自输入设备,12,由CPU查询外设的运行状态,直接利用I/O指令控制数据的传送过程。也称程序查询方式。 该方式要求CPU与外设间的接口电路需要两个端口:数据端口和状态信息端口。,6.2.2 条件传送方式,13,1)查询输入方式接口的基本结构及工作过程,输入设备,数据,选通,D,Q,R,+5V,1,1,锁存器,数据缓冲器,(8),D0-D7,A0-A15,缓冲器,(
6、1),READY,14,2)查询输出方式接口的基本结构及工作过程,地址译码,A0-A15,1,输出设备,数据,1,Q,D,R,+5V,缓冲器,(1),BUSY,锁存器,15,程序控制传送方式的缺点,程序控制传送方式需要不断查询外设的状态,大量时间花在等待循环中,当主机与中、低速外设交换信息时,大大降低了CPU的利用率; CPU与外设串行工作 ; 不能发现和处理随机事件 (如:错误和异常)。,16,6.3 程序中断传送方式,当外设数据准备完毕时向CPU发出中断请求,CPU响应中断时完成数据的传送过程。 6.3.1 中断的基本概念 6.3.2 中断请求和中断判优 6.3.3 中断响应和中断处理 6
7、.3.4 多重中断与中断屏蔽 6.3.5 程序中断方式接口的基本结构及工作过程,17,6.3.1 中断的基本概念,1)什么是中断? 由于外设的请求或某事件的发生迫使CPU暂停执行现行程序,而转至另一中断服务程序去处理相应的请求或事件,处理完毕后再返回运行原程序,这一全过程称为中断。,18,2)中断源,引起中断的事件,即发出中断请求的来源,称为中断源。 中断源类型 I/O设备、定时时钟等来自CPU外部的中断,又称为外部中断。 CPU硬件故障或执行指令异常引起的中断。 由陷阱指令产生的软中断,它是编程人员在程序中预先安排好的,通常用于实现操作系统的调用及方便用户调试程序,它不具有随机性。,19,3
8、)中断系统,中断系统是为实现中断而设置的各种硬件和软件,它包括中断控制逻辑及相应管理中断的指令。 中断系统的功能 能响应中断,处理中断及返回; 能实现中断优先权排队,在多个中断源同时提出中断请求时,能根据各中断源的轻重缓急确定首先响应哪一中断源的请求; 能实现中断的多级嵌套,高级中断能中断低级中断。,20,4)中断的作用,CPU与外设并行工作,多个外设亦可并行工作,现行程序,中断服务程序,CPU,外设,启动,中断请求,启动,响应,返回,中断请求,响应,启动,返回,21,故障处理 实时处理 实现人机联系(调试程序设置断点) 实现多道程序和分时操作(定时中断) 多处理机系统中各处理机间的联系,22
9、,5)中断全过程,(1)中断请求 (2)中断判优 (3)中断响应 (4)中断处理 (5)中断返回,执行中断服务程序完成,23,6.3.2 中断请求和中断判优,1)中断请求 中断源发中断请求信号,送至CPU的中断请求线,一般要求接口电路设置: 中断请求触发器 中断屏蔽触发器 中断请求触发器: 用于锁存请求信号,当CPU响应中断后,撤消本次中断请求。 多个中断触发器构成中断寄存器。 中断寄存器的内容称为中断字。,24,2)中断判优,对于同时出现的多个中断请求,CPU应首先响应哪一个请求? 对中断优先权的判定采用三种方法 软件查询 硬件排队 专用硬件(例如:中断控制器8259A) (1)软件查询方式
10、,查询次序体现了事先规定好的优先级,最先查询的中断源优先级最高。,25,26,(2)硬件排队,链式优先权排队电路,编码电路,27,6.3.3 中断响应和中断处理,1)中断响应 (1)中断允许触发器 对于中断源的中断请求,CPU并不一定响应。CPU在运行一些重要程序时,不希望外界去干挠。为此,在CPU的内部设置中断允许触发器IFF。,CPU对紧急事件的响应处理不受IFF的控制,只要有请求,CPU就立即响应。这种不受IFF控制的中断称为“非屏蔽中断”。,28,(2)CPU响应中断条件,CPU响应中断必须满足以下几个条件: CPU中断请求线上的信号有效,即中断请求触发器置1,且不被接口的屏蔽触发器所
11、屏蔽; CPU内部的中断允许触发器IFF置1,即开中断(对于非屏蔽中断,此条件不起作用); 现行指令运行结束。,29,(3)中断响应操作,CPU响应中断,进入中断响应周期,一般由硬件自动完成以下三个操作(称为中断隐指令): 关中断。屏蔽CPU内部的中断允许触发器,不允许CPU接受新的中断请求,以免在保护断点和现场时被其它中断干挠。(或软件关) 保留程序断点地址,以便在中断服务之后返回原程序。 转入中断服务程序执行。同时由硬件电路撤消中断请求信号。,30,(4)转向中断服务程序入口地址的方法,一般采用两种方式:向量中断和非向量中断。 向量中断:目前应用广泛的方法。 向量中断提供中断服务程序入口地
12、址有两种方法: 被选中的设备直接产生中断向量。 采用间接寻址方式通过中断跳转表(中断向量表)转到中断服务程序的入口。,31,2)中断处理及中断返回,32,6.3.4 多重中断与中断屏蔽,1)多重中断 CPU在执行某个中断服务程序中,接收到新的较高级中断请求,从而中断正在处理的中断,响应优先级别高的中断请求,在进入运行新的中断服务程序中,又出现了更高级的中断请求如此一个中断请求尚未处理完,又转而处理新的中断请求,称为多重中断或称为中断的多级嵌套。,33,实现多重中断需要注意的两个问题: 在中断服务程序执行过程中必须开放中断。 必须加入屏蔽本级和较低级的中断请求的环节,保证只有高级中断源才能中断低
13、级的中断处理。,34,2)中断屏蔽,用程序方式有选择地封锁部分中断,而允许其余部分中断仍能得到响应称为中断屏蔽。 实现方法:为每个中断源设置一个中断屏蔽触发器,来屏蔽该设备的中断请求。 通常把多个中断源的中断屏蔽触发器组成一个中断屏蔽寄存器,其内容称为屏蔽字。 屏蔽字由程序设置。当屏蔽字某位为“1”时,对应中断源中断请求信号被“屏蔽”,否则允许中断请求信号送至CPU的请求线。,35,36,I1 I2 I3 I4,则各级屏蔽字为:,在保护现场与开中断间送入新屏蔽字,37,例如:在Tx时刻I1、I2和I4级同时产生中断,在中断处理完毕后,在Ty时刻I3级发出申请,在CPU为I3服务时,I1级发出请
14、求,在CPU为I1服务时,I2级发出请求。则CPU的运行轨迹:,38,3)中断升级,中断屏蔽字的另一个作用是可以改变中断处理的次序。若中断响应的优先级次序为I1 I2 I3 I4,各级屏蔽字为:,中断处理的次序: I1 I4 I3 I2,39,例如:在Tx时刻I1、I2和I4级同时产生中断,在中断处理完毕后,在Ty时刻I3级发出申请,在CPU为I3服务时,I1级发出请求,在CPU为I1服务时,I2级发出请求。则CPU的运行轨迹:,40,6.3.5 程序中断方式接口的基本结构及工作过程,地址译码,M/IO,输入锁存器,输入缓冲器,(8),D0-D7,U1,INTR,Q,+5V,中断 请求,RD,
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