ESD保护栅结构20V N沟道沟槽VDMOSFET设计.pdf
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1、第 1 1卷, 第6期 Vo 1 1 1 N O 6 电子与封装 ELECTR0NI CS &P ACKAGI NG 总第 9 8期 2 01 1年 6月 、 、 , 、 T 一 P 微 电 予 I l 造j :与 可 靠 牲 一 一 、 、 E S D保护栅结构 2 0 V N沟道沟槽 V D MO S F E T设计 殷 允超 ,黄秋 萍 ( 苏州大学,江苏 苏州 2 1 5 0 2 1 ) 摘要 :文章主要研 究了低压 E S D保护栅型沟槽 V DMOS F E T的设计制造方法。首先 简要分析 了沟 槽 V DMOS F E T的结构、工作原理 以及 E S D保护 结构的理论 实现
2、 。基于 2 0 V N 沟道设计 的主要参数 指标 ,给 出了具体的外延规格、终端结构、版 图、工艺流程等主要设计点。在流片的分片单中对 沟槽 深度 、栅 氧厚 度 、P 阱注入剂量 以及 E S D p o l y注入剂量进行 分 条件流 片。通过 C P数据 以及封 装测试数据的对比,确定 了最佳的设计方案。最终的直流参数测试值都达到预计指标,在 E S D方 面,器件 可承 受 大于 2 5 k V 的 H B M 静 电放 电。 关键词: V D MO S F E T ;E S D;沟槽 中图分类号 :T N3 0 5 文献标识码:A 文章编号 :1 6 8 1 - 1 0 7 0(
3、 2 0 1 1 )0 6 - 0 0 2 7 0 4 Ga t e ES D Pr o t e c t e d o f 2 0 V N- Cha nne l Tr e nc h VDM OSFET De s i g n YI N Y u n c h a o , HU A N G Q i u - p i n g ( S o o c h o w U n i v e r s i t y , S u z h o u 2 1 5 0 2 1 , C h i n a ) Abs t r a c t : A l o w vo l t a g e Ga t e ES D p r o t e c t e d
4、o f Tr e n c h VDM OS F ET wa s d e s i g n e d Abo ve o f a l l , The Tr e n c h VDM OS F ET s t ruc t u r e , wo r ki n g p r i nc i pl e a n d t h e t h e o r y o f ES D p r o t e c t i o n s t r u c t u r e s wa s a n a l y z e d Ba s e d o n t h e d e s i g n t a r g e t of t he 2 0 V N- c h a
5、n n e l d e v i c e , g i v e n t he s pe c i fic Epi t a x y s p e c i fic a t i o n s , t e r mi n a l s t r u c t ur e , l a y o u t , p r o c e s s flo w Ru n d i f f e r e n t c o n d i t i o n a t t r e n c h d e p t h , g a t e o x i d e t h i c k n e s s , P b o d y d o s a g e a n d ES D- p
6、 o l y d o s a g e i n wa f e r s p l i t - t a b l e F r o m t h e CP a n d F T d a t a t o g e t t h e b e s t d e s i g n Th e fin a l DC p a r a me t e r g e t t h e t a r g e t o f e x p e c t e d ES D r a t i ng i s a b o v e 2 5 k V HBM Ke y wo r ds : VDM OS F ET; ES D; tre n c h 1 引言 功率 V DM
7、O S F E T是将微电子技术和电力电子技 术融合起来的新一代功率半导体器件 。因其具有开 关速度快 、安全工作区宽、输入阻抗高、负温度系 数、无二次击穿等一系列优点 ,在高频、中低功率 领域得到广泛应用。 对于低压小电流 V DMO S F E T产品,随着器件的 单个尺寸越来越小、结构越来越复杂 ,由于各种原 因导致的静电释放 ( E S D)现象变得越来越显著。高 收稿日期: 2 0 1 1 - 0 4 2 5 静 电电压会在单个器件中导致高电场和大电流密度, 这些会使器件产生热损伤或使绝缘体被破坏。据统 计 ,在所有半导体器件的失效机制 中,E S D失效几 乎 占到 1 0 t ”
8、 。 本文以 2 0 V N沟道沟槽 V D MOS F E T为例,提出 了一种带有 E S D保护栅结构的 V DMOS F E T设计制造 方法 ,并进行 了测试数据分析。 2 沟槽 V D MO S F E T的理论模型 2 1 沟槽 V DMO S F E T的结构以及工作原理 2 7 第 1 1 卷第6期 电子与封装 1沟槽 VD MOS F E T的单 胞纵 向剖而图 沟槽 V D MO S器件是在高阻外延 层 ( N )上采用 平面 白对准双扩散工艺,利用硼磷 ( 砷)两次扩散 差 ,在器件垂直方向上形成多子 导电沟道 ,如图 1 所 示。当栅源电压 ( )大于器件的开启电压
9、( ) 时 ,垂 沟 道表面 形成 强反型 层 ,即 电子沟道 。在 漏源电压 ( )的驱动下,源区电子经外延层漂移 至衬底漏极 ;当 小于 ,垂直方向上不存在导 电沟道 ,漏极 与源 极之 间形成一 个反偏 P N结 l 2 l 。耗 尽层主要扩展在外延层一侧 ,理论击穿电压值可以 由外延的浓度和厚度决定。 2 2 E S D保护结构的理论实现 静电放电是直接接触或静 电场感应引起的两个 不同静 电势的物体之间静电荷的传输 。人体或设备 仪 器都 可能 带有极 高 的静 电 ,静 电 电压 甚至 高达 几 千 伏特 以上 ,它 几乎 可以损 坏绝大 部分 半导体 器件 和 集成 电路【 。
10、对于V D MOS F E T来说,最容易被静电损坏的是 栅极 ( G)和源极 ( s)之间的栅氧层,通常的保护 方法是在常规 V D MO S F E T的基础上利用不 同掺杂类 型的多晶硅形成背靠背的多晶硅 P N结,然后在栅极 和源极之间把多个这样的 P N结串起来作为 E S D的保 护结 构_ 4 _ ,为 了增加 E S D保护 的效果 ,有时也将 电 阻一起串联,基本保护类型如图 2所示 。 当发生 E S D时,加在栅氧化层上的电压可以由 背靠背的多品硅 P N结来承受,因此器件不会发生介 质击穿。在此结构 t ,由于增加的通路中至少包含一 对背靠背 P N结 ,而 P N结反
11、向漏电较小,也就不会 2 8 影响器件栅极和源极之间的绝缘性 ,但会增大栅极 的漏电 ,这也是 E S D保护型 V D MO S F E T的一个缺点 。 G 图 2 E S D 护的儿种典型结构 3 2 0 V N沟道沟槽V D MO S F E T主要参数指标 本文的器件封装形式为 T S S OP 一 8 ,具体的参数 要求如下:漏源击穿电压 2 0 V,栅源击穿电压 B 1 2 V,持续电流 I D = 6 A,额定功率 P = 2 W ( 2 5 ) ,导通电阻 ( R = 4 5 v)2 0 m( , 阈值 电压 = 0 6 V0 9 V ( 典型值 为 0 7 5 V) 。 栅
12、源之 间的 E S D水平 为 H B M标准 卜 大 2 5 k V。 4 设计实现 4 1 外延规格的确定 首先是 确定 外延 层参数 ,外 延层 的电阻率 由器 件所承受的击穿电压来定。我 对体二极管进行单 边突变结近似 ,所以用公式 ( 1 )可计算出外延层的 杂 质浓度 。 在这里BV d 为器件击穿电压,P为电阻率,q为 单位 电荷 1 6 01 0 C, d 为 外延层 电子迁移率 ,存 此取 1 3 2 0 c m V S 。由十 设计 为 2 0 V产 品,我 们取 BV d = 2 3 V, 计算出 3 5 91 0 c m , P= 0 1 3 2 2 c m。 9 1、
13、 延层厚度 由 N +结深平 为击穿 电压叫。 的 N+区和 P区侧的耗尽层宽度所决定 ,即 + 。 + + 。 , 、 1 : 【 = ( 这里 E 0 8 8 51 0 , =1 1 7 ,BV d = 2 3 V,q 1 61 0 C , 3 5 91 0 c m ,代人式 ( 2 )得: 第 1 1卷第 6期 殷 允超 ,黄 秋萍 :ES D保护 栅结构 2 0 V N 沟道沟 槽 VDMOS F ET殴讣 = 0 9 l m, 此时可以确定沟槽深度需大于0 9 1 ,为保 证余量,后续设计中取沟槽深度为 1 1 n 卜1 3 IT I 。 为 P区表面的掺杂浓度 ,取 J V = 1
14、1 0 c m , 带人式( 3 )得出 = 1 7 3“I I 1 。 对于 + 我们采用 As 注 入 ,取 x= 0 3 5m。 于是 = 0 9 1 b t m + 1 7 3 m + 0 3 5 m = 2 9 9 m。 由于制造工艺中有场氧化环节,以场氧化0 7 1 1T I 计算,需要腐蚀掉约0 3 5 m的外延,为保险起见,该 产品外延厚度取 3 5 m。最终确定的外延规格为浓度 0 1 3 2 c m、厚度为 3 5 r l (1 。 4 2 终端结构设计 本设计中,我们采用了场板 、多晶硅场限环和 截止环的复合终端结构 ,场限环 由沟槽型浮置多晶 硅构成,截止环也采用沟槽型
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