EDA课程设计——数字时钟2资料.pdf
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1、EDA课程设计报告 设计题目:数字时钟设计 专业:通信技术 姓名:瞿鹏航 学号:12015170 指导老师:虞沧 1 前言 随着基于 PLD的 EDA技术的发展和应用领域的扩大和深入,EDA技术在电 子信息、通信、自动控制及计算机应用领域的重要性日益提高。 作为现在的大学生应熟练掌握这门技术,为以后的发展打下良好的基础, 本 实验设计是应用 QuartusII 环境及 VHDL语言设计一个时间可调的数字时钟。 使自 己熟练使用 QuartusII 环境来进行设计, 掌握 VHDL语言的设计方法。 要注重理论 与实践之间的不同,培养自己的实践能力! 一、课程设计任务及要求 1.1 实验目的 1)
2、掌握 VHDL 语言的基本运用 2)掌握 QuartusII 的简单操作并会使用EDA实验箱 3)掌握一个基本 EDA课程设计的操作 1.2 功能设计 1)有时、分、秒计数显示功能, 小时为 24 进制, 分钟和秒为 60 进制以 24小时循 环计时 2)设置复位、清零等功能 3)有校时功能 ,可以分别对时及分进行单独校时,使其校正到标准时间 4)时钟计数显示时有LED灯显示; 二、整体设计思想 2.1 性能指标及功能设计 1)时、分、秒计时器 2 时计时器为一个24 进制计数器, 分、秒计时器均为60 进制计数器。 当秒计时器接受到 一个秒脉冲时,秒计数器开始从1 计数到 60,此时秒显示器
3、将显示00、01、02、.、59、 00;每当秒计数器数到00 时,就会产生一个脉冲输出送至分计时器,此时分计数器数值在 原有基础上加1,其显示器将显示00、01、02、.、59、00;每当分计数器数到00 时,就 会产生一个脉冲输出送至时计时器,此时时计数器数值在原有基础上加1,其显示器将显示 00、01、02、.、23、 00。即当数字钟运行到23 点 59 分 59 秒时,当秒计时器在接受一个 秒脉冲,数字钟将自动显示00 点 00 分 00 秒。 2)校时电路 当开关拨至校时档时,电子钟秒计时工作,通过时、分校时开关分别对时、分进行校对, 开关每按 1 次,与开关对应的时或分计数器加1
4、,当调至需要的时与分时,拨动reset 开关, 电子钟从设置的时间开始往后计时。 2.2 总体方框图 三、详细设计 3.1 数字钟的基本工作原理: 3.1.1 时基 T 产生电路 数字钟以其显示时间的直观性、 走时准确性作为一种计时工具, 数字钟的基 本组成部分离不开计数器,在控制逻辑电路的控制下完成预定的各项功能。 由晶振产生的频率非常稳定的脉冲,经整形、稳定电路后, 产生一个频率为 1Hz的、非常稳定的计数时钟脉冲。 3 3.1.2 调时、调分信号的产生 由计数器的计数过程可知, 正常计数时,当秒计数器(60 进制) 计数到 59 时, 再来一个脉冲, 则秒计数器清零, 重新开始新一轮的计
5、数, 而进位则作为分计数 器的计数脉冲,使分计数器计数加1。现在我们把电路稍做变动:把秒计数器的 进位脉冲和一个频率为2Hz的脉冲信号同时接到一个2选 1 数据选择器的两个数 据输入端,而位选信号则接一个脉冲按键开关, 当按键开关不按下去时 (即为 0) , 则数据选择器将秒计数器的进位脉冲送到分计数器,此时,数字钟正常工作; 当 按键开关按下去时 (即为 1),则数据选择器将另外一个2Hz 的信号作为分计数 器的计数脉冲,使其计数频率加快,当达到正确时间时,松开按键开关,从而达 到调时的目的。调节小时的时间也一样的实现。 3.1.3 计数显示电路 由计数部分、数据选择器、译码器组成,是时钟的
6、关键部分。 1、 计数部分:由两个 60 进制计数器和一个 24 进制计数器组成, 其中 60 进 制计数器可用 6 进制计数器和 10 进制计数器构成; 24 进制的小时计数同样可 用 6 进制计数器和 10 进制计数器得到:当计数器计数到24 时,“ 2”和“ 4” 同时进行清零,则可实现24 进制计数。 2、数据选择器: 84 输入 14 输出的多路数据选择器,因为本实验用到了8 个数码管(有两个用来产生隔离符号)。 3、译码器:七段译码器。译码器必须能译出,由实验二中译码器真 值表可得:字母 F 的 8421BCD 码为“1111”,译码后为“ 1000111”,现在如果 只译出,即字
7、母F 的中间一横,则译码后应为“0000001”,这样,在数 码管上显示的就为。 3.2 设计思路 根据系统设计要求 ,系统设计采用自顶向下设计方法,由时钟分频部分、计时 部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文 件中。 1)时钟计数: 首先下载程序进行复位清零操作,电子钟从 00:00:00 计时开始。 sethour 可以调整时钟的小时部分, setmin 可以调整分钟 ,步进为 1。 4 由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大 于 1Hz,这里取 100Hz 。 CLK端连接外部 10Hz的时钟输入信号 clk。 对 clk 进
8、行计数 , 当 clk=10时,秒加 1,当秒加到 60 时,分加 1;当分加到 60 时,时加 1;当时加到 24 时,全部清 0,从新计时。 用 6 位数码管分别显示“时”、 “分”、“秒”,通过 OUTPUT( 6 DOWNTO 0 ) 上的信号来点亮指定的LED七段显示数码管。 2)时间设置: 手动调节分钟、 小时, 可以对所设计的时钟任意调时间,这样使数字钟真正具有使用功 能。我们可以通过实验板上的键7 和键 4 进行任意的调整,因为我们用的时钟信号均是1HZ 的,所以每LED灯变化一次就来一个脉冲,即计数一次。 3)清零功能: reset 为复位键,低电平时实现清零功能,高电平时正
9、常计数。可以根据我们自己任意 时间的复位。 3.3 设计步骤 3.3.1 工程建立及存盘 1打开Quartus,单击“ File”菜单,选择FileNew Project Wizard ,对话框如下:分 别输入项目的工作路径、项目名和实体名,单击Finish。 2.单击“ File”菜单,选择 New,弹出小对话框,双击“VHDL File“ ,即选中 了文本编辑方式。在出现的“ Vhdl1.vhd”文本编辑窗中键入VHDL程序,输入完 毕后,选择 FileSave As ,即出现“ Save As ”对话框。选择自己建立好的存放本 文件的目录,然后在文件名框中键入文件名,按“Save ”按钮
10、。 3. 建立工程项目,在保存VHDL 文件时会弹出是否建立项目的小窗口,点击 “Yes”确定。即出现建立工程项目的导航窗口,点击“Next”,最后在出现的 屏幕中分别键入新项目的工作路径、项目名和实体名。选择芯片EP2C35F672C6。 注意,原理图输入设计方法中,存盘的原理图文件名可以是任意的,但VHDL 程 序文本存盘的文件名必须与文件的实体名一致,输入后,单击“Finish ”按钮。 3.3.2 工程项目的编译 单击工具条上的编译符号开始编译,编译后进行“打包”操作。生成模块器 件。 5 3.3.4 时序仿真 建立波形文件:选择 File New ,在 New 窗中选中“ Other
11、 File ”标签。在 出现的屏幕中选择“ Vector Waveform File ”项出现一新的屏幕。在出现的新屏 幕中,双击“ Name ”下方的空白处,弹出“ Insert Nod or Bus”对话框,单击 该对话框的“ Node Finder ”。在屏幕中的 Filter 中选择 Pins ,单击 “List ”。而后,单击“ ”,所有输入 / 输出都被拷贝到右边的一侧,这些正 是我们希望的各个引脚, 也可以只选其中的的一部分, 根据实际情况决定。 然后 单击屏幕右上脚的“OK ”。在出现的小屏幕上单击“OK ”。 设定仿真时间宽度。选择 Edit End time 选项,在 En
12、d time 选择窗中 选择适当的仿真时间域,以便有足够长的观察时间。 波形文件存盘。选择File Save as 选项,直接存盘即可。 运行仿真器。在菜单中选择项,直到出现,仿真结束。 6 未曾编辑的仿真波形 仿真波形 3.3.5 引脚锁定 将设计编程下载进选定的目标器件中,如EPF10K10 ,作进一步的硬件测试, 将设计的所有输入输出引脚分别与目标器件的EPF10K10 的部分引脚相接,操作 如下: 1选择 Assignments Assignments Editor ,即进入 Assignments Editor编辑器。在 Category 栏选择 Pin ,或直接单击右上侧的 Pin
13、 按钮。 2双击 TO 栏的 new , 在出现的的下拉栏中选择对应的端口信号名( 如 D0) ;然后双击对应的栏的 new , 在出现的下拉栏中选择对应的端口信号名 的期间引脚号。 3最后存储这些引脚锁定信息后,必须再编译(启动)一次,才能将引脚 锁定信息编译进编程下载文件中。此后就可以准备将编译好的 SOF 文件下载到 试验系统的 FPGA 中去了。 7 引脚锁定 3.3.6 硬件测试 1. 首先将下载线把计算机的打印机口与目标板(如开发板或实验板) 连接好, 打开电源,选择模式7。 2. 打开编辑窗和配置文件。 选择,弹出一个编辑窗。 在 Mode栏中选择 JTAG , 并在选项下的小方
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