EDA课程设计要点.pdf
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1、- 0 - 设计报告 课程名称在系统编程技术 任课教师黄慧 设计题目八位十进制频率计 班级11 级电子( 2)班 姓名潘凌林 学号1105012038 - 1 - 摘要 数字频率计是电子测量与仪表技术最基础的电子仪表类别之一,数字频率计 是计算机、 通讯设备、 音频视频等科研生产领域不可缺少的测量仪器,而且它是 数字电压必不可少的部件。 当今数字频率计不仅是作为电压表,计算机,天线电 广播通讯设备, 工艺过程自动化装置、 多种仪表仪器与家庭电器等许多电子产品 中的数据信息输出显示器反映到人们眼帘。集成数字频率计由于所用元件少、投 资少、体积小、功耗低,且可靠性高、功能强、易于设计和研发,使得它
2、具有技 术上的实用性和应用的广泛性。不论从我们用的彩色电视机、电冰箱、DVD 还有 我们现在家庭常用到的数字电压表数字万用表等等都包含有频率计。 数字频率计是用数字显示被测信号频率的仪器,被测信号可以是正弦波、 方 波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、实验室、 企业生产车间等场所。 研究数字频率计的设计和开发, 有助于频率计功能的不断 完善、性价比的提高和实用性的加强。 本文关于八位十进制频率计的课程设计是在Quartus II软件中运用VHDL 语言编写程序 , 其测频范围智能在 1Hz至 10MHz 之间并具有清零复位功能 , 其频率 结果用八位数码管稳定显示.
3、该程序主要包括三大子模块:控制模块,锁存模块 和计数模块。 本设计将主要从这三个子模块的功能描述,模块图,源程序以及仿 真波形来分析并一步一步完成这整个总模块! 关键字 : 八位十进制频率计 VHDL 语言控制模块锁存模块计数模块 - 2 - 一 设计原理分析 - 3 - 1.1 数字频率计的基本原理 - 3 - 1.2 系统总体框图 - 3 - 二 方案选择 - 4 - 2.1 方案比较 - 4 - 2.2 方案选定 . - 6 - 三 各功能模块的VHDL设计 - 6 - 3.1 八位十进制数字频率计总功能模块 - 6 - 3.1.1 功能模块图 - 6 - 3.1.2仿真波形 . - 7
4、 - 3.2 测频控制信号发生器的功能模块及仿真 - 7 - 3.2.1 功能描述 - 7 - 3.2.2功能模块图 . - 7 - 3.2.3仿真波形 . - 8 - 3.3 锁存器的功能模块及仿真 - 8 - 3.3.1 功能描述 - 8 - 3.3.2 功能模块图 - 8 - 3.3.3 仿真波形 - 8 - 3.4 十进制计数器的功能模块及仿真 - 9 - 3.4.1 功能描述 - 9 - 3.4.2 功能模块图 - 9 - 子功能模块图 - 9 - 3.4.3 仿真波形 - 10 - 四 引脚定义 - 11 - 五 硬件测试 - 11 - 六 总结 - 12 - 七参考文献 - 12
5、 - 附录 . - 13 - - 3 - 一 设计原理分析 1.1 数字频率计的基本原理 数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,通常 情况下计算每秒内待测信号的脉冲个数, 此时我们称闸门时间为1 秒。闸门时间 也可以大于或小于一秒。 闸门时间越长, 得到的频率值就越准确, 但闸门时间越 长则每测一次频率的间隔就越长。闸门时间越短,测的频率值刷新就越快, 但测 得的频率精度就受影响。 数字频率计的主要功能是测量周期信号的频率。频率是 单位时间( 1S)内信号发生周期变化的次数。如果我们能在给定的1S时间内对 信号波形计数, 并将计数结果显示出来, 就能读取被测信号的频率。
6、 数字频率计 首先必须获得相对稳定与准确的时间,同时将被测信号转换成幅度与波形均能被 数字电路识别的脉冲信号,然后通过计数器计算这一段时间间隔内的脉冲个数, 将其换算后显示出来。 对应到本设计中 , 控制模块对时钟信号CLKK的分频产生控 制,并输入给计数器使能端EN和锁存器的使能端LOAD 。通过这样的控制作用所 得计数值即为所需的信号频率(1Hz至 10MHz ) 。 1.2 系统总体框图 - 4 - 图 1 总体框图设计思路: 由 50MHz系统时钟分频得到0.5Hz 的基准时钟。 在基准 时钟的 1S 高电平期间计被测频率的脉冲个数,1S高电平结束时计数结束, 所记 录的脉冲个数是被测
7、信号的频率, 为了在数码管上显示计数结果需要锁存器将所 计的数锁存, 因此,在基准时钟下降沿来的时候锁存器实现锁存功能。为了下次 计数必须将本次计数的结果清零,所以在基准时钟低电平期间对计数器清零。被 测频率从计数器的是中端输入实现频率的测试。将锁存器锁存的数据输入扫描 器,通过译码器将锁存的二进制数译成十进制然后显示到数码管上,最终被读出 来。 二 方案选择 2.1 方案比较 方案一:基于单片机实现八位十进制频率计字功能 利用 AT89C51的内部定时计数器来对外部输入信号进行计数,从而达到测频 的目的,这种方案,结构简单容易掌握,各部分电路实现起来都非常容易。其原 理框图如图所示: 图 2
8、 AT89C 锁 存 器 译 码 显 示 电源供电电路 时钟电路 被测信号 - 5 - 方案二:基于 CPLD 技术实现八位十进制频率计 通过 Verilog HDL硬件描述语言编写代码的方式来实现八位十进制频率计功 能。其框图如图所示 : 图 3 方案三:基于 FPGA 技术实现八位十进制频率计 运用 VHDL 硬件描述语言进行对FPGA 进行配置在试验箱中完成八位十进制频 率计功能。其框图如图所示。 CPLD 芯片 分频器八 位 十 进 制 锁存器 译码器 动 态 显 示 电 七 段 数 码 管 系统时钟 电源电路 下载电路 - 6 - 图 4 2.2 方案选定 综上所述,方案一简单易行,
9、但是被测信号频率范围为1Hz100MHz 。该单 片机会因为运行速度无法跟上而导致测量误差很大,故不可选用。 方案二虽然满 足题目要求,但是由于未学习 CPLD 相关知识,故也不能选用。而方案三采用 FPJA 来设计八位十进制频率计,测量精度高,运行速度快,采用VHDL 语言模块化编 程,大大缩减了外围的硬件电路,节约了硬件资源,而且方便进行软件调试。 由于本次课程设计题目为八位十进制频率计,要求可测的频率范围为0 到 10MHZ ,所以运算速度快、精度高、性能可靠、可将外围器件通过编程来代替的 FPGA芯片更符合要求。综合比较结合各方面的优劣势,并参考本次课程设计要 求,我选择了方案三基于F
10、PJA器件来实现八位十进制频率计的设计方案。 三 各功能模块的VHDL设计 3.1 八位十进制数字频率计总功能模块 3.1.1 功能模块图 PIN_28 VCC CLKK INPUT PIN_29 VCC clk INPUT cout OUTPUT CLKKCNT_EN RST_CNT Load FTCTRL inst1 c lk c le a r e n a b le o u t 3 1 0 c o u t c o u n t e r 3 2 d in s t LK DIN310 DOUT310 REG32B inst2 PIN_1 图 5 - 7 - 3.1.2 仿真波形 图 6 3.2
11、测频控制信号发生器的功能模块及仿真 3.2.1 功能描述 频率计的关键是设计一个测频率控制信号发生器,产生测量频率的控制时 序。 控制时钟信号 CLK取为 1Hz, 2 分频后即可产生一个脉宽为1 秒的时钟 TSTEN , 以此作为计数闸门信号。 当 TSTEN 为高电平时, 允许计数; 当 TSTEN 由高电平变 为低电平(下降沿到来)时,应产生一个锁存信号,将计数值保存起来;锁存数 据后,还要在下次TSTEN 上升沿到哦来之前产生零信号CLEAR ,将计数器清零, 为下次计数作准备 3.2.2 功能模块图 CLKKCNT_EN RST_CNT Load FTCTRL inst1 图 7 -
12、 8 - 3.2.3 仿真波形 图 8 3.3 锁存器的功能模块及仿真 3.3.1 功能描述 锁存器 (Latch) 是一种对脉冲电平敏感的存储单元电路,它们可以在特定输入脉 冲电平作用下改变状态。 锁存,就是把信号暂存以维持某种电平状态。锁存器的 最主要作用是缓存, 其次完成高速的控制其与慢速的外设的不同步问题,再其次 是解决驱动的问题,最后是解决一个 I/O 口既能输出也能输入的问题。 3.3.2 功能模块图 LK DIN310 DOUT310 REG32B inst2 图 9 3.3.3 仿真波形 - 9 - 图 10 3.4 十进制计数器的功能模块及仿真 3.4.1 功能描述 计数是一
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