SERDESFPGA设计手册要点.pdf
《SERDESFPGA设计手册要点.pdf》由会员分享,可在线阅读,更多相关《SERDESFPGA设计手册要点.pdf(32页珍藏版)》请在三一文库上搜索。
1、编号: 版本:V0.2 页数:共页 密级: SERDES FPGA 设计手册 更改记录 版本 拟制/ 更改 审核批准生效日期更改内容 V0.1 兜福2013.7.19 创建文档 V0.2 兜福2013.9.11 添加补充了 OSERDES部分, 未完待续; 注:作者兜福邮箱: ,多多交流,共同进步。 目录 SERDES FPGA设计手册 1 目录 2 1目的 5 2范围 5 3术语 5 4SERDES基础知识 5 5SERDES应用指南 5 5.1ISERDES . 5 5.1.1 ISERDES基元 . 5 5.1.2 ISERDES基元的时钟解决方案 . 9 5.2OSERDES 10 5
2、.2.1 OSERDES组成功能模块 10 5.2.2 OSERDES基元 12 5.2.3 OSERDES基元的时钟解决方案 13 6SERDES应用指南 14 6.1ISERDES设计 14 6.1.1 单个 ISERDES单元设计 (SDR) 14 6.1.1.1ISERDES配置参数 . 14 6.1.1.2设计思想 17 6.1.1.3仿真结果 17 6.1.1.4ISERDES数据时序 . 18 6.1.1.4.1ISERDES输入数据时序 18 6.1.1.4.1ISERDES输出数据时序 19 6.1.2 单个 ISERDES单元设计 (DDR) . 20 6.1.2.1ISE
3、RDES配置参数 . 20 6.1.2.2设计思想 20 6.1.2.3仿真结果 20 6.1.3 ISERDES宽度扩展 . 20 6.1.3.1设计实例 21 6.1.3.2仿真结果 24 6.2OSERDES设计. 24 6.2.1 单个 OSERDES单元设计 (SDR) 24 6.2.1.1OSERDES配置参数 24 6.2.1.2设计思想 26 6.2.1.3仿真结果 27 6.2.1.1OSERDES基元 SDR 模式时序 27 6.2.2 单个 OSERDES单元设计 (DDR) 27 6.2.2.1OSERDES配置参数 28 6.2.2.2设计思想 28 6.2.2.3仿
4、真结果 28 6.2.2.1OSERDES基元 SDR 模式时序 29 6.2.3 OSERDES宽度扩展 29 6.2.3.1设计实例 29 6.2.3.1仿真结果 31 1目的 为了学习 xilinx serdes 原语的使用,以及交流学习经验,在工程项目中方便 的应用 SERDES进行设计,故编写此文档。 2范围 本文档所介绍的 SERDES 原语内容,适用于 Xilinx V5 系列器件。 3术语 ISERDES:串并转换器。 OSERDES:并串转换器。 4SERDES 基础知识 待补充。 5SERDES 应用指南 5.1ISERDES 5.1.1ISERDES 基元 图 1 ISE
5、RDES基元 图 2 ISERDES内部组成单元结构框图 图 3 当使用 Memory模型是 ISERDES内部的连接情况 表 1 ISERDES端口列表 Port Name Type Width Description Q1-Q6 Output 1(each) 寄存器输出 SHIFTOUT1 Output 1 进位输出,用于数据宽度的扩展。连 接到从 IOB 的 SHIFIN1。 SHIFTOUT2 Output 1 进位输出,用于数据宽度的扩展。连 接到从 IOB 的 SHIFIN2。 BITSLIP Input 1 启动 bitslip 操作 CE1 CE2 Input 1(each)
6、时钟使能输入 CLK Input 1 高速时钟输入,对串行输入数据流进 行时钟控制。 CLKB Input 1 高速时钟第二输入,对串行输入的数 据流进行时钟控制。总是连接CLK。 CLKDIV Input 1 时钟 CLK 的分频时钟,取决于解串的 数据宽度。 控制着延迟单元、解串数据、Bitslip 子模块和 CE 单元进行时钟控制。 D Input 1 来自 IOB 的串行输入数据。 OCLK Input 1 用于存储器应用的高速时钟输入,该 信号只有在 INTERFACE_TYPE 属性 配置为 (“MEMORY“) 时,才可用;配 置为” NETWORKING ” 时,直接赋 0 值
7、即可。 SHIFTIN1 Input 1 用于数据扩展的进位输入,连接到主 IOB 的 SHIFTOUT1。 SHIFTIN2 Input 1 用于数据扩展的进位输入,连接到主 IOB 的 SHIFTOUT2。 RST Input 1 异步复位输入,高有效。 表 2 ISERDES属性列表 Atrribute Name Eescription Value Default Value BITSLIP_ENABL E 允许用户使用或者忽略 bitslip 子模块。该属性在 INTERFACE_TYPE 属 性配置为 MEMORY 时 必须配置为 FALSE,在 配置为 NETWORKING 时必须
8、配置为 TURE。 字符串: TURE 或 FALSE FALSE DATA_RATE 允许将输入的数据流作 为” DDR” 或者” SDR” 来 进行处理。 字符串: DDR 或 SDR DDR DATA_WIDTH 定义串并转换的宽度, 合法的值取决于 DATA_RATE 的配置 (SDR 或者 DDR) 。 如果 DATA_RATE = DDR,则此值限 制为 4、6、8 或 10。如果 DATA_RATE = SDR,则此值限 制为 2、3、 4、5、 6、7 或 8。 4 INTERFACE_TYP E 选择 ISERDES的使用说 明 字符串: MEMORY 或 NETWORKIN
9、G MEMORY NUM_CE 定义时钟使能数整数: 1 或 2 2 SERDES_MODE 当使用宽度扩展时定义 SERDES是主模块,还 是从模块。 字符串: MASTER 或 SLAVE。 MASTER 表 3 推荐的数据宽度配置 5.1.2ISERDES 基元的时钟解决方案 CLK 和 CLKDIV 的相位关系,在串并转换的过程中是非常重要的。CLK 和 CLKDIV 的相位关系应该是理想对齐的。 FPGA 中存在这样的时钟模块单元来设 计满足 CLK 和 CLKDIV 的相位关系。 在 networking 模式下,解决时钟相位关系的唯一办法是: ? CLK driven by BU
10、FIO, CLKDIV driven by BUFR ? CLK driven by DCM, CLKDIV driven by the CLKDV output of the same DCM ? CLK driven by PLL, CLKDIV driven by CLKOUT0:5 of same PLL 在 Memory Interface 模式下,解决时钟相位关系的唯一办法是: ? CLK driven by BUFIO or BUFG ? OCLK driven by DCM and CLKDIV driven by CLKDV output of same DCM ? OCLK
11、 driven by PLL and CLKDIV driven by CLKOUT0:5 of same PLL 图 4 控制 CLK 和 CLKDIV相位对齐的时钟解决方案 /补充文档内容从以下区域进行添加 5.2OSERDES OSERDES:输出并串转换器逻辑资源,具有专门用来帮助实现源同步接口 的待定时钟控制和逻辑资源。 每个 OSERDES模块包含一个用户数据和三态控制 的专用串行器。 数据和专用串行器都可以配置成SDR 和 DDR 模式。数据串行化 可大 6:1,如果使用“ OSERDES宽度扩展,则是 10:1” 。三态串行化可达4: 1。 5.2.1OSERDES 组成功能模
12、块 图 OSERDES功能框图 在 OSERDES并串转换过程中,并行数据串行化是从数据引入引脚的最低位 到最高位的顺序进行的(即D1 输入引脚上的数据传输到OQ 引脚的首位)。 OSERDES使用 CLK 和 CLKDIV 两个时钟进行数据速率转换。CLK 是高速 串行时钟; CLKDIV 是分频并行时钟。假定CLK 和 CLKDIV 相位对齐,表 * 所 示为各种模式下 CLK 与 CLKDIV 之间的关系。 表* 并串转换器的 clk/clkdiv 关系 SDR 模式下的输 入数据宽度输出 DDR 模式下的输 入数据宽度输出 CLK CLKDIV 2 4 2X X 3 6 3X X 4
13、8 4X X 5 10 5X X 6 6X X 7 7X X 8 8X X OSERDES延迟 Oserdes模块的输入到输出延迟取决于DATA_RATE 和 DATA_WIDTH 属性。 延迟的定义是,并行数据样本输入OSERDES 所需的慢时钟 (CLKDIV) 周期数, 后加 OSERDES在并行数据采样之后将第一个串行数据送入OQ 输出所需的快时 钟(CLK)周期数。表概述了各种OSERDES延迟值。 5.2.2OSERDES 基元 图 oserdes基元 端口名称类型宽度描述 OQ 输出 output 1 数据通路输出,并转串后的串行输 出。 SHIFTOUT1 输出1 数据宽度扩展
14、的进位输出,连接到 主 OSERDES的 SHIFTIN1。 SHIFTOUT2 输出1 数据宽度扩展的进位输出,连接到 主 OSERDES的 SHIFTIN2。 TQ 输出1 三态控制输出 CLK 输入1 高速时钟输入,驱动并串转换器的 串行侧。 CLKDIV 输入1 分频时钟输入。对延迟单元,解串 数据, Bitslip 自模块和 CE 单元进行 时钟控制。为 CLK 端口所连接时钟 的分频版本,分频大小根据数据转 换宽度而定。 CLKDIV驱动驱动并 串转换器的并行侧。 D1-D6 输入1/port 并行数据输入。 D1 将最先出现在串 行输出口 OQ 上。所有并行数据全 通过 D1-D
15、6 进入 OSERDES 模块。 OCE 输入1 输出数据时钟使能,高有效。 该信号可以作为输入OSERDES 基 元内的并行数据的同步有效标志, 并可以同时输出到接收转换后的串 行数据的一方,作为一个有效数据 的起始位置的判断标志。 REV 输入1 反转 SR 引脚。OSERDES模块中没 有此端口。 SHIFTIN1 输入1 数据宽度扩展的进位输入,连接到 从 OSERDES的 SHIFTOUT1。 SHIFTIN2 输入1 数据宽度扩展的进位输入,连接到 从 OSERDES的 SHIFTOUT2。 SR 输入1 设置/复位。在 OSERDES模块中, 此引脚只作为异步复位。 T1-T4
16、输入1/port 并行三态输入。 所有并行三态信号, 都 通 过 端 口T1到T4进 入 OSERDES 模 块 。 此端 口连 接 到 FPGA 内部资源,可以配置成一位 或者四位。 TCE 输入1 三态控制通路时钟使能,高有效。 5.2.3OSERDES 基元的时钟解决方案 6 SERDES 应用指南 6.1ISERDES 设计 6.1.1单个 ISERDES 单元设计 (SDR) 6.1.1.1ISERDES配置参数 Iserdes仿真设计的练习中将iserdes的参数配置为图XX 中的参数,具体参 数释义如表 XX 所示。 图 XX 表 XX 参数值意义 BITSLIP_ENABLE
17、TRUE Bitslip控制器的使能。 如果 INTERFACE_TYPE 配置为 memory, 则 必 须 配 置 为 FALSE ;如果 INTERFACE_TYPE 配置为networking,则必须 配置为TURE 。在本次设计里 将 接 口 类 型 配 置 为 了 networking类型。 DATA_RATE SDR 指 定 将 输 入 的 数 据 作 为 ” SDR” 或 是 ” DDR” 处 理。 SDR - 单倍数据数据; DDR - 双倍数据速率; 本设计中设置为单倍数 据速率,即 SDR。 INTERFACE_TYPE NETWORKING 使用的数据传输模型。 可选配
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- SERDESFPGA 设计 手册 要点
链接地址:https://www.31doc.com/p-5198111.html