湘潭大学计算机原理实验四多周期MIPSCPU存储器实验预习报告..pdf
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1、实验四多周期 MIPS CPU + 存储器实验 一实验目的 1、深入理解MIPS CPU 指令系统的功能和工作原理; 2、掌握多周期CPU 的工作原理和逻辑功能实现; 3、熟练掌握用Verilog HDL 语言设计多周期存储器的方法; 4、熟练掌握对多周期存储器的仿真实验验证和硬件测试两种调试方法; 5、通过对多周期CPU 的运行情况进行观察和分析,进一步加深理解。 二实验设备 硬件:现代计算机组成原理实验系统(兼)Nios 32 位嵌入式系统实验开发平台 EP1C12Q240 Core(TM)i3-3240 CPU3.40GHz 3.39GHz 1.91GB的内存 软件: QuartusII
2、 13.0sp1 Microsoft Windows xp 三实验内容 1、设计一个32 位 MIPS 多周期 CPU: 至少运行下列的6 类 32 条 MIPS 指令。 (1)and、sub、addi (2and、0r、xor、 andi、 ori、xori (3sll、srl、sra (4)beq、bne、 (5)j、jr (6)lw 、sw 2.设计一个存储器 四实验原理与步骤 实现上述原理框图根据功能将其分划分为控制单元(cunit) 、执行单元 (eunit)、指令单元 (iunit) 以及存储单元 (munit) 四大模块。 (1).控制单元 (cunit) 行等工作。主要由指令译
3、码器控制器(outputs control) 、算术逻辑运算控制器(ALU control) 两 个子模块组成。 (2).执行单元 (eunit) 主要由寄存器堆(registers)和算术逻辑单元(ALU) 两个子模块组成。其 MIPS 系统的寄存器堆由32 个 32 ALU 等逻辑运算。指令单元(iunit) 的作用是决定下一条指令的地址PC (3).存储单元 (munit) 由存储器 (memory) 、指令寄存器(instruction register) 和存储数据寄存 器(memory data register) 组成。 五实验源代码 寄存器元件代码: module regfil
4、e (rna,rnb,d,wn,we,clk,clrn,qa,qb); input 4:0 rna,rnb,wn; input 31:0 d; input we,clk,clrn; output 31:0 qa,qb; reg 31:0 register 1:31; /r1-r31 assign qa = (rna = 0) ? 0 : registerrna; /read assign qb = (rnb = 0) ? 0 : registerrnb; /read always (posedge clk or negedge clrn) begin if (clrn = 0) begin /
5、reset integer i; for (i=1; ia4:0; 4b1111: cal=$signed(b)a4:0; endcase endfunction endmodule 其他部件: module f (reg_dest,jal,wn); input 4:0 reg_dest; input jal; output 4:0 wn; assign wn = reg_dest | 5jal; endmodule module sa (di,dot); input 4:0 di; output 31:0 dot; assign dot = 27b0,di; endmodule module
6、 out4 (out); output 31:0 out; assign out = 32h4; endmodule module e (immin,sext,immediate,offset); input 15:0 immin; input sext; output 31:0 immediate,offset; wire e = sext wire 15:0 imm = 16e; assign offset = imm13:0,immin15:0,1b0,1b0; assign immediate = imm,immin15:0; endmodule module combine (add
7、ress,pc,add); input 25:0 address; input 3:0 pc; output 31:0 add; assign add = pc3:0,address25:0,1b0,1b0; endmodule module convert1 (dain,sain,op,func,rs,rt,rd,imm,addr); input 31:0 dain; output 4:0 sain,rs,rt,rd; output 5:0 op,func; output 15:0 imm; output 25:0 addr; assign sain = dain10:6; assign o
8、p = dain31:26; assign func = dain5:0; assign rs = dain25:21; assign rt = dain20:16; assign rd = dain15:11; assign imm = dain15:0; assign addr = dain25:0; endmodule module convert2 (pc,pcout); input 31:0 pc; output 3:0 pcout; assign pcout = pc31:28; endmodule 存储器内的测试数据: - Copyright (C) 1991-2013 Alte
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