ECO技术在SoC芯片设计中的应用-王巍.pdf
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1、CIC 中国集成电路 China lntegrated Circult 设计 http: / (总第 158 期)2012 7 图 1 ECO阶段与设计成本 1概述 在芯片的整个设计过程中, 设计者通常都要对 设计不断进行验证工作,对于设计早期的问题, 设 计者可以去通过修改 RTL 代码解决;而在设计的 后期阶段, 例如临近最终签核 (sign- off), 则可以通 过工程改变命令(ECO, Engineering Change Order) 的技术去实现。由于 ECO 技术关注的是特定环节 的特定问题而非从整个设计流程入手, 从而大大缩 短了设计周期以及节约了设计成本, 具有较大的优 点
2、。图 1 显示了不同设计阶段进行 ECO 与设计成 本的关系1。 根据功能的不同, ECO 可以分为功能改变以及 非功能改变。功能改变是指由于来自客户对设计的 追加需求或者签核流片之后发现芯片存在 bug的情 况下进行的 ECO; 而非功能改变则是为了在不改变 RTL网表的基础上修复部分时序以及串扰等问题而 做的 ECO。相对与功能改变需要进行大量逻辑门的 ECO技术在 SoC 芯片设计中的应用 * 王巍, 关保贞, 余敏良 (深圳集成电路设计产业化基地管理中心) 摘要: 在现阶段的 SoC芯片设计中, 有一半以上的芯片设计由于验证问题需要重新修改, 这其中包括功 能、时序以及串扰等问题。芯片
3、设计的整个流程都要进行验证工作,工程改变命令 (ECO , Engi neeri ng Change O rder) 用于解决芯片设计后期发现的部分问题。本文重点分析了华大九天 ED A工具 Ti m i ngExpl orer 在解决时序以及串扰等问题上的部分 ECO应用。 关键词: ECO ; 时序; 串扰; 华大九天; Ti m i ngExpl orer Abstract:About half of the designs need to be fixed because of verification problems in current SoC design, including
4、function problems, timingproblems and crosstalk problems. The verification job is carried out throughout the design flow, and ECO(Engineering Change Order)is used to solve the problems founded in the late phase. This paper focuses on the part of the ECO application of Empyrean EDA tools TimingExplor
5、er in timing and crosstalk. Keywords: ECO; Timing; crosstalk; Empyrean; TimingExplorer *本项目受到国家科技重大专项ED A工具应用示范平台建设 (项目编号: 2009ZX 01035-001-007-2)项目支持 34 中国集成电路 设计 China lntegrated Circult CIC 2012 7 http: / (总第 158 期) 添加或是重新连线工作,非功能改变通常更易达到 设计收敛。下文对设计中用到的时序以及串扰等非 功能 ECO进行了讨论分析。 2基于工具的ECO技术运用 目前大部分用
6、于布局布线 (place & route)的物 理设计工具都集成有 ECO 分析设计功能,例如 Synopsys 公司的 ICCompiler 工具就集成有 ECO 的 工具栏并提供详细的 ECO脚本命令。对于 Cadance 公司的 EDI 设计平台,无论是在 place 阶段还是 optimize 阶段,其都提供了用于 ECO 的脚本命令以 及工具栏选项。另外,上述两家公司还分别推出了 能解决复杂功能 ECO 的工具 ECO Compiler 以及 Conformal ECO等。 华大九天 ICExplorer 平台的 Timing Explorer 工 具就是一个高效的, 基于物理位置
7、(Physical Aware) 分析的, 多角多模 (Multi Corner Multi Mode, 文中简 称 MCMM, 而不同的模式不同的 Corner 组成一种分 析环境, 被称为 View )时序收敛辅助工具, 兼顾芯片 物理实现的 MCMM时序分析、 诊断、 调试及优化工 具,具备良好的 place ECO 以及 routing ECO 能力, 能够提供准确、高效的优化策略,实现快速时序收 敛。 利 用 TimingExplorer, 读 入 Synopsys 公 司 PrimeTime 分析的时序结果, 可以高效的分析出违背 路径修复所需要做的步骤,并生成自动布局布线工 具能
8、够识别的 ECO 脚本。由于采用 MCMM模式分 析,可以保证修复路径在所有模式和所有条件下都 可以满足要求, 且对其他路径时序没有影响。而物 理位置的分析,可以减少元件摆放位置对时序的影 响。 虽然对于无论是 Synopsys 还是 Cadence,他们 都认为他们的 APR 内嵌时序收敛工具都是 MCMM 分析的, 但往往都是在某个 View下分析时序并进行 修复后, 再去其他 View看时序是否受到影响。有时 候这种修改,可能导致其他 View下的时序违背, 因 此在时序收敛时, 会有少许反复, 且效率不高。虽然 最终也会修好时序, 但需要消耗大量的时间。 ICExplorer 直接使用
9、 PT 输出的数据进行分析, 换句话说,其分析结果只会是同一个网表在不同条 件,不同模式下的所有时序的汇总。修复时序的时 候, 一定保证所有的 View都不会产生新的违背。因 此这是一种真正的 MCMM分析。 TimingExplorer 的方案设计简易流程图 2 如图 所示。 可以看到, TimingExplorer 是专注于提供 MCMM 时序 ECO的解决方案, 而对于设计中需要进行的其 他功能与非功能性的 ECO 工作, 设计者则可以通过 其他设计工具进行解决。 3时序优化ECO EDA 工具在进行时序分析时一般先将设计的 时钟网络进行打散,然后按照起点与终点的不同分 为不同的时序路径
10、。时序路径的起点要求为时序器 件 (如触发器)的时钟端口 (clock pin)或者设计的 输入端口 (input port); 终点则要求为时序器件的数 据输入端口 (data input pin) 或是设计的输出端口 (output port)。 根据起点与终点的两两组合, 时序路 径也相应的分为四种, 如下图 3 所示。 建立 (setup)与保持 (hold)时间的检查是基于 图 2 基于 Ti m i ngExpl orer 的时序 ECO流程 35 CIC 中国集成电路 China lntegrated Circult 设计 http: / (总第 158 期)2012 7 对相应
11、时序路径进行延时计算的基础之上的。工具 先对相应路径的单元延时 (cell delay)与线网延时 (net delay)进行计算, 再对比设计的 setup 和 hold 约束, 得出违反设计约束的违例路径。 接下来重要的一步是对设计进行时序优化, 包 括建立时间优化和保持时间优化。一般来说, 较小 的 违 例 可 以 通 过 “ 原 地 优 化 ”(IPO, In- Place- Optimization)去解决, 如果违例是由设计 中不正确的约束引起的, 则可以修正设计约束, 再去 优化。由于时钟树网络对芯片时序设计具有重要的 平衡作用,时序优化可以首先从整体的时钟树网络 入手, 检查相
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- ECO 技术 SoC 芯片 设计 中的 应用 王巍
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