芯片封装引线电性能的测试.pdf
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1、第 2 2卷第 2期 2 0 0 4年 6月 慕藏 舔 耩囊 JI C HENGDI ANLU T O NGXU N V0 1 2 2 No 2 J u r L 2 0 0 4 芯片封装 引线 电性 能的测试 李 丙旺 ( 中国兵器 工 业第 2 1 4研 究所蚌 埠2 3 3 0 4 2 ) 摘要 随着集成电路 的高速化、 高集成化 、 高密度化封装的发展 , 封装 引线的电性能对集成电路 的影响越 来越 大 , 封 装 引线 电性 能 的测 试 与控 制 也越 显 重要 。 关键 词 引 线电 阻 引线 电容 引 线电感 1 引 言 集成电路封装 电性 能主要包括 引线 电阻、 引 线间绝
2、缘电阻 、 引线问电容及负载电容、 引线电感 等。随着集成电路朝着高速 、 高性能、 高密度封装 方向发展 , 封装 的电性能对集成电路性能的影响 也越来越大, 因此必须加以检测与控制。 2 引线 电阻 引线 电阻是集成电路共烧陶瓷封装所特有的 金 属化 引线 电阻 。共 烧 陶瓷封装 是 以金 属化 引线 来做 内部连接的, 其阻值较大, 且封装结构金属化 引线的布线图形 、 引线形状 、 制作引线材料和工艺 等不同, 都会造成金属化引线电阻的不同, 甚至在 同一个封装 内, 不 同引线之 间也可能相差较大。 因此, 引线 电阻如果控制不好, 将会引起不必要 的 压降, 导致集成 电路的功耗
3、和噪声加大。 引线 电阻 的表 达式 为 : R=p l d b ( f D ( 1 ) 式中 R为引线 电阻( Q) , p为引线材料的电阻 率( Q mm) , d为引线材料的厚度( ram) , l 为引线 材料的长度( n m) , b为引线材料的宽度( n m) 。从 ( 1 ) 式可以看 出, 要减小引线电阻必须减小引线长 度 , 在允许范围内适 当增加引线截面积 , 选用 电阻 率较小的金属浆料和合理的制作工艺。 共烧陶瓷封装的表面, 常采用钼、 钨 、 锰等金 属进行金属化 , 但钼 、 钨 、 锰等都是些电阻率较高 的材料, 所制成的引线 的引线电阻也较大。因此 , 在共烧陶
4、瓷封装工艺质量 中, 引线 电阻是一项 电 特性的重要指标 , 不同于其他封装结构 。所以, 选 定一种材料后 , 必须制定其热膨胀系数 、 颗粒细度 和烧成温度等方面都能相适应的组合 配方, 使共 烧后能达到一定的金属化结合强度和较低的引线 电阻 。 表 l C D I P的引线 电阻规范值 8 1 4, 引线数 2 0 , 2 2 2 4 2 8 4 0 4 2 4 8 6 4 1 6, 1 8 电阻值 ( Q ) O 2 O 2 5 O 3 O 3 5 O 4 O 6 O 7 O 8 引线 电阻的测试方法是将一欧姆表 ( 精度 - F 4 mf 1 ) 的低端接一探针台( 四探针) 的两
5、根探针 , 并将两根探针靠近置于外引线台肩上或外部引线 的中央 , 将欧姆表高端的另两根探针靠近置于内 腔引线末端 0 1 2 7 mm 范围内, 调节欧姆表测得 引线 电阻值 。表 1为引线电阻规范值 , 表二为引 维普资讯 http:/ 1 8 溅溉 遘 第 2 2 卷 第 2 期 线 电阻实测值, 任一 引线 电阻值 大于规范值均 为 失效 。表 2中 2 、 4测 试 点 为各 自的最 长 引 线 , 从 测试数据可 以看 出引线数越多, 其最 长引线与其 线电阻影响较大 , 因为引线越多 , 其最长引线也就 越长 , 而无 暗 引线 的其 他 引线 长度 的改 变则 无 明 显 变化
6、 。 他引线的电阻差值就越大。这说明引线长度对引 影响引线 电阻的几个主要 因素: 表 2 共烧陶瓷引线电阻测试值 8 1 4 1 8 2 4 28 电阻值 ( Q) 测 试点 1 O O 63 0 07 3 O1 O 6 O O9 4 O 。1 O6 2 O O 95 O。1 O 2 O1 95 O 26 2 0 ,2 85 3 O。 O6 7 O O81 O1 O3 O, O9 6 0 ,0 99 4 0 O9 3 O。1 21 O。1 98 O 25 5 0 2 79 5 O O6 9 0 , 07 0 O O96 O1 O 3 0 0 98 ( 1 ) 金 属化 浆 料 中的 钼 、
7、钨及 瓷 料 配 比不 当 , 增加瓷粉 比例可以提高金属化结合强度 , 但 同时 也 会使 引 线 电阻加 大 , 因此必 须两者 兼顾 。 ( 2 ) 金 属 化线 条 的宽 度 和厚 度 的 增 加 可 以 降 低 引线 电阻 , 但线条过宽会使线间绝缘性能下降 , 而线条过厚又容易产生烧成后层间孔隙。 ( 3 ) 在制作工艺中, 如果金属化浆料 中粘合剂 含量过大, 使金属化浆料粘度降低 , 虽利于丝网漏 印 , 但在烧成后 , 会使金属化图形变薄 , 引线 电阻 增 大 。 3 引线 间绝缘 电阻及 电容 绝 缘 电阻 的测试 是测 量集成 电路 封 装 的绝 缘 部分对会使其表面或
8、内部产生漏电流与外加直流 电压所 呈 现 的 电阻 , 在集 成 电路 封装 结构 中 , 通常 是测量相邻两引线间和引线与封装底座之间这两 种绝缘电阻。绝缘电阻是封装外壳的一个重要指 标 , 尤其对一些具有高阻输人或高放大倍数 的集 成 电路 。 绝缘 电阻 的测 量要 受 到 诸 多 因素 的影 响 , 如 温度 、 湿度、 残余电荷、 充电电流、 仪器和测量线路 的 时间参 数 、 试 验 电压 、 预 调以及 连续施 加 电压 的 时 间等 等 。绝 缘 电 阻施 加 测量 电压 后 , 它 的电 流 特性通常从瞬间最大值以某一变化速率下降到一 较稳态的较小值 , 其下降速率取决于试验
9、电压、 温 度 、 绝 缘性 能 、 极 间 电容量 和外 电 路的电 阻 。这种 电流 特性 的机 理 是 加 上 直 流 电压 , 绝缘 体 内最初 形成 极 化 电 流 , 过 了 一 定 时 间后 , 由于极 化 的饱 和, 最后极化电流衰减至零 , 流过绝缘体的只有漏 导 电流 。测 量时 连续施 加 电压 的时间决定 了测量 值取 自电流特 性 曲线 的哪 一 部 分 , 在 只有 漏 导 电 流情况下测得 的绝缘 电阻才是真正意义上 的绝缘 电阻, 所 以通常要求在规定的时间后进行测量 。 绝缘体的漏导电流是指绝缘材料在外 电场作 用 下 , 带 电质 点 将产 生有 规律 的运
10、 动 , 电流 的大小 决 定 于单位 时 间 内质点 到达 电极 的数 目。增 加 电 压 , 趋 向电极 的质点数将增加, 复合作用减弱 , 因 而 电流随 电压 正 比增 加 , 服从 欧姆 定律 。当 电压 加到一定值时 , 单位时间所能游离的质点都趋 向 电极 使 电流饱 和 。 因此 , 测 试 电压 大小 对 绝缘 电 阻 的测试 有一 定 影 响 , 必 须 针 对 不 同 的绝 缘材 料 或使用场所采用不 同的测试电压。具体要求和数 据见 表 3 。 引线绝 缘电阻的测量 方法是在连续施加测试 电 压达到规定时间后 , 用高阻仪、 电桥或绝缘电阻测量 仪对互不连接的引线进行
11、测试 。因绝缘 电阻 的测试 与温度、 湿度有很大关系, 所以测试必须保持在标准 条件下进行 , 测试前对底座一般不做预处理 。 维普资讯 http:/ 第2 2 卷 第2 期 誊 寨戴 囊 1 9 表 3 绝缘电 阻测试要 求及标准 绝缘 电阻等级要求 国标 ( GB 6 6 4 9 8 6 ) 国军标 ( G J B 5 4 8 A-9 6 ) A: R1 1 0 。 Q 条件 1 : 5 0 士1 V 试验 条件 A: 1 0 V1 0 B: R 1 1 0 。 Q 条件 2 : i 0 0 士1 V 试验 条件 B: 2 5 V: J: i 0 C: R1 1 O ” Q 条件 3 :
12、 5 0 0 士1 V 试验 条件 C: 5 0 Vi 0 D: R 1 i 0 Q 试验 条件 D: 1 0 0 V1 0 E:R 1 1 0 Q 试验 条件 E: 5 0 0 Vi 0 试验 条件 F: 1 0 0 0 V+ - 1 0 测试任意两不相接引线间的绝缘电阻值都应 该不小于规范规定值 , 否则作为失效处理 。如果 测试条件及表面状态都正常, 而引线绝缘 电阻值 偏小 , 则说明底座材料有问题或引线设计不合理。 表 4测试 的是 2 8引线 的封 装底座 在 A、 B、 C、 D、 E 五种条件下 的测试值 , 每种条件下测试 5点 。其 中 1 、 2 、 3 点 为无 暗 引
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