数字IC芯片设计.ppt
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1、模拟?,数字?,OR,数字IC设计流程,数字IC设计流程,具体指标,物理指标,制作工艺 裸片面积 封装,性能指标,速度 功耗,功能指标,功能描述 接口定义,前端设计与后端设计,数字前端设计(front-end) 以生成可以布局布线的网表(Netlist)为终点。,数字后端设计( back-end ) 以生成可以可以送交foundry进行流片的GDS2文件为终点。 术语: tape-out提交最终GDS2文件做加工; Foundry芯片代工厂,如中芯国际。,算法模型 c/matlab code,RTL HDL vhdl/verilog,NETLIST verilog,Standcell libr
2、ary,LAYOUT GDSII,对功能,时序,制造参数进行检查,TAPE-OUT,综合工具根据基本单元库的功能-时序模型,将行为级代码翻译成具体的电路实现结构,布局布线工具根据基本单元库的时序-几何模型,将电路单元布局布线成为实际电路版图,数字IC设计流程,前端设计(RTL to Netlist),RTL(Register Transfer Level)设计 利用硬件描述语言,如verilog,对电路以寄存器之间的传输为基础进行描述 综合: 将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系,可以用一张表来表示,称为门级网表(Netlist)。 STA(Stati
3、c Timing Analysis,静态时序分析):套用特定的时序模型(Timing Model),针对特定电路分析其是否违反设计者给定的时序限制(Timing Constraint),RTL Code,风格代码检查,功能仿真,逻辑综合,成功?,综合后仿真,成功?,STA,成功?,代码修改,约束修改,N,N,N,Netlist 后端,整个ASIC设计流程都是一个迭代的流程,在任何一步不能满足要求,都需要重复之前步骤,甚至重新设计RTL代码。 模拟电路设计的迭代次数甚至更多。,前端工具,仿真和验证 QUATURS II Cadence的Incisive:就是大家最常用的nc_verilog, n
4、c_sim, nc_lauch,verilog-xl的集合 。 综合 Synopsys的DC Cadence的RTL Compliler号称时序,面积和功耗都优于DC,但是仍然无法取代人们耳熟能详的DC. BuildGates :与DC同期推出的综合工具,但是在国内基本上没有什么市场,偶尔有几家公司用。 启动命令:bg_shell gui&,后端设计(Netlist to Layout),APR:Auto Place and Route,自动布局布线 Extract RC:提取延时信息 DRC:Design Rule Check,设计规则检查。 LVS:Layout Versus Schema
5、tic,版图电路图一致性检查。,ARP,Extrat RC,STA,成功?,DRC,成功?,LVS,成功?,N,N,后仿真,Netlist,Layout Edit,N,APR(Auto Place And Route,自动布局布线),芯片布图(RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放) 标准单元的布局 时钟树综合 布线 DFM(Design For Manufacturing),布局布线主要是通过EDA工具来完成的,APR工具,布局布线流程,IO,电源和地的布置,指定平面布置图,电源的规划,电源布线,布线,ENCOUTER布局布线设计流程,1、登录服务器,进入终端,输入:
6、encounter ,进入soc encounter,2、调入门级网表和库 网表文件:bin/accu_synth.v 约束文件:bin/accu.sdc 时序库: hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib IO约束文件:bin/accu.io,Import design,3、在advanced的power里添加 VDD GND,4、布图规划floorplan 一开始有默认值,但我们需要对自动布局的结果进来手工调整。 Floorplanspecify Floorplan 我们需要芯片具体的尺寸要求改变里面的数值。 将Ratio(H/W) 改为1 将co
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