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1、精品文档 . 算法流程图及 ASM 图 引例设计一个逻辑电路, 其输入信号 X=xn-1xn-2x0,Z为输出信号,表示 X中包含的 1 的个数。电路可用如下的流程图描述: 图 5-2-1 含 1 统计电路 5.2.1 算法流程图 算法流程图由工作块、判别块、条件块、开始结束块以及指向线组成。 图 5-2-2 算法流程图的工作块 精品文档 . 图 5-2-3 算法流程图的判别块 图 5-2-4 算法流程图的条件块 图 5-2-5 算法流程图的开始块和结束块 如对引例的含 1统计电路增加一个序列开始标志信号START 和一个统计结束标志信 号 DONE ,则其框图为如下: 图 5-2-6 含 1
2、 统计电路的算法流程图 5.2.2 算法设计 例 5-2-1 设计如下左图所示的乘法电路。图中,输入信号A=A4A3A2A1是被 乘数,B=B4B3B2B1是乘数,且均为 4 位二进制数, P=A*B是输出信号, 为 8 位二进制数。 START 为启动信号, END为结束标志。其算法逻辑图见下右图。 精品文档 . 图 5-2-7 乘法器的算法流程图 例 5-2-2 设计一个电路,用于计算平面上两点之间的距离。该电路输入信号为 两个 8 位二进制数 X和 Y,分别代表两点横坐标的差值和纵坐标的差值,电路输出为Z,表示 两点之间的距离。计算误差要求小于10% 。 图 5-2-8 例 5-2-2的
3、算法流程图 5.2.3 电路划分与逻辑框图 例 5-2-3 根据含 1 统计电路的算法流程图,画出电路的逻辑框图。如下。 精品文档 . 图 5-2-9 含 1 统计电路的逻辑框图 例 5-2-4 画出 4 位二进制乘法器的逻辑框图。如下。 图 5-2-10 乘法器的逻辑框图 例 5-2-5根据距离运算电路的算法流程图,画出该电路的逻辑框图。 图 5-2-11 距离运算电路的逻辑框图 5.2.4 数据处理单元的设 计 精品文档 . 例 5-2-6 设计含 1 统计电路的数据处理单元。如图。 图 5-2-12 含 1 统计电路的数据处理单元 例 5-2-7 设计 4 位乘法器的数据处理单元。如图。
4、 图 5-2-13 4 位乘法器的数据处理单元 5.2.5 ASM 图 5.2.5.1 ASM 图的基本符号和组成 图 5-2-14 ASM图的状态图 精品文档 . 图 5-2-15 ASM图的判别块 图 5-2-16 ASM图的条件输出块 5.2.5.2 导出 ASM 图的方法 ASM 图和算法流程图间的相互关系和转换规则十分明确,两者之间工作块 (状态块)、 判别块、条件输出块基本对应。 例 5-2-8 将含 1 统计电路的算法流程图转换成为ASM 图。如下图。 精品文档 . 图 5-2-18 含 1 统计电路控制器ASM图 例 5-2-9 将 4 位乘法器的算法流程图转换为ASM 图。如
5、下图。 精品文档 . 图 5-2-19 乘法器控制单元ASM图 5.2.6 控制单元的设计 5.2.6.1 以触发器为核心的控制器设计 例 5-2-10 导出上图所示的乘法控制单元的逻辑电路。 1. 对 ASM 图进行状态分配: S000,S101,S211,S310 图 5-2-20 乘法器控制单元设计过程之一 2. 填写激励函数卡诺图 图 5-2-20 乘法器控制单元设计过程之一 3. 导出输出方程 END = Q1Q0 精品文档 . CR = Q1Q0 CA = Q1Q0 CB1 = Q1Q0 CB0 = Q1Q0 + Q1Q0 CC = Q1Q0 CM1 = Q1Q0Bi CM0 =
6、Q1Q0Bi + Q1Q0 4. 画逻辑图: 图 5-2-21 乘法器控制单元逻辑电路之一 5.2.6.2 以集成计数器为核心的控制器设计 例 5-2-11用集成计数器 74163,辅以适当的组合器件,设计乘法器控制单元电 路。 1. 状态分配: S0 00,S101,S211,S310 精品文档 . 图 5-2-22 乘法控制器单元设计过程之二 2. 列操作表 图 5-2-22 乘法控制器单元设计过程之二 3. 填写激励函数卡诺图 图 5-2-22 乘法控制器单元设计过程之二 4. 导出输出方程 END = Q1Q0 精品文档 . CR = Q1Q0 CA = CB1 = Q1Q0 CB0
7、= Q1Q0 + Q1Q0 = Q0 CC = Q1Q0 CM1 = Q1Q0Bi CM0 = Q1Q0Bi + Q1Q0 5. 画逻辑图: 图 5-2-23 乘法器控制单元逻辑电路之二 5.2.6.3 以集成移位器为核心的控制器设计 例 5-2-12 用集成移位器 74194,辅以适当的组合器件,设计乘法器控制单元的 电路。 进行状态分配: S000,S101,S211,S310,得操作表及各激励输入 端的函数卡诺图,如图5-2-24 。 精品文档 . 图 5-2-24 乘法器控制单元逻辑电路之三 各输出信号的函数表达式为: END = QAQB CR = QAQB CA = CB1 = Q
8、AQB CB0 = QAQB + QAQB CC = QAQB CM1 = QAQBBi CM0 = QAQBBi + QAQB 精品文档 . 激励函数 M1 、M0用双 4 选 1MUX 实现,各输出信号仍用译码器辅以少量门电路加以 实现,其逻辑电路如图5-2-25 所示。 图 5-2-25 乘法器控制单元逻辑电路之三 5.2.6.4 以集成多 D触发器为核心的控制器设计 例 5-2-13用四 D触发器 74175,辅以适当的组合器件,设计乘法器控制单元电 路。 用多 D触发器设计时序电路时, 状态分配采用“一对一”的方法。所以进行状态分配 如下:S00000, S11100, S21010
9、, S31001。由 ASM 图列出次态表, 如表 5-2-3 所示。 表 5-2-3 次态表 由 ASM 图可直接写出各输出方程 END = Q0 CR = Q1 CA = CB1 = Q1 精品文档 . CC = Q2 CB0 = Q1 + Q3 CM1 = Q2Bi CM0 = Q2Bi + Q3 控制单元的逻辑框图如图5-2-26 所示。 图 5-2-26 乘法器控制单元逻辑电路之四 5.2.7设计举例 图 5-2-27 给出了 FIFO (先进先出,又称为队列)的顺序存储器的示意图和待设计FIFO 的框图。 图 5-2-27 FIFO 存储器示意图 图 5-2-28 给出了队列在 R
10、AM 中可能的几种分布位置。图中阴影代表队列已占据的存 储空间,空白表示未被占据的存储空间。 精品文档 . 图 5-2-28 队列在 RAM中的几种位置分布 图 5-2-29(a) 给出了读操作的示意图。读操作时,WA 不变, RA加 1。显然,若 RA加 1 后与 WA 相等,则表示队列已空。图5-2-29(b) 、(c) 给出了写操作的示意图。写操作时,RA 不变, WA 加 1。若 WA 加 1 后与 RA相等,则表示队列已满。 图 5-2-29 FIFO 的读 / 写操作 精品文档 . 在分析 FIFO逻辑功能及读写操作特点的基础上,现进行电路设计。 1 、算法设计与逻辑框图该 FIF
11、O的算法流程图如图5-2-30 所示。 图 5-2-30 FIFO 的算法流程图 实现上述算法逻辑框图如图5-2-31 所示。 精品文档 . 图 5-2-31 FIFO 的逻辑框图 2 、数据处理单元的设计图 5-2-32 为数据处理单元的逻辑图。 图 5-2-32 FIFO 的数据处理单元 3 、导出 ASM 图根据算法流程图和数据处理单元的逻辑图,可导出控制器的 ASM 图,如图 5-2-33 所示。 精品文档 . 图 5-2-33 FIFO 控制器的ASM图 4 、控制器的设计对 ASM 图进行如下状态分配: S000,S101,S210,S311 如图 5-2-34(a) 所示。选择 D触发器作为控制器的状态寄存器。由ASM 图可直接导出 激励函数卡诺图,如图5-2-34(b) 所示。 精品文档 . 图 5-2-34 状态分配及卡诺图 可画出控制器的逻辑电路,如图5-2-35 所示。 图 5-2-35 FIFO 控制器的逻辑图
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