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1、 ; 一、单项选择题(30 分,每题2 分) 1以下关于适配描述错误的是B A适配器的功能是将综合器产生的网表文件配置于指定的目标器 件中,使之产生最终的下载文件 B适配所选定的目标器件可以不属于原综合器指定的目标器件系 列 C适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D通常, EDAL 软件中的综合器可由专业的第三方EDA 公司提 供,而适配器则需由FPGA/CPLD 供应商提供 2VHDL 语言是一种结构化设计语言;一个设计实体(电路模块)包 括实体与结构体两部分,结构体描述D 。 A器件外部特性B器件的综合约束 C器件外部特性与内部功能D器件的内部功能 3下列标识符中,B
2、是不合法的标识符。 AState0 B9moon CNot_Ack_0 Dsignall 4以下工具中属于FPGA/CPLD 集成化开发工具的是D AModelSim BSynplify Pro C MATLAB DQuartusII 5进程中的变量赋值语句,其变量更新是A 。 A立即完成B按顺序完成 C在进程的最后完成D都不对 6以下关于 CASE 语句描述中错误的是A ACASE 语句执行中可以不必选中所列条件名的一条 B除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取 值,否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=” C CASE 语句中的选择值只能出现
3、一次 DWHEN 条件句中的选择值或标识符所代表的值必须在表达式的 取值范围 7以下哪个程序包是数字系统设计中最重要最常用的程序包B ASTD_LOGIC_ARITH BSTD_LOGIC_1164 CSTD_LOGIC_UNSIGNED DSTD_LOGIC_SIGNED 8基于 EDA 软件的 FPGA / CPLD 设计流程为: 原理图 /HDL 文本输入 A 综合适配时序仿真编程下载硬件测试。 A功能仿真B逻辑综合C配置D引脚锁 定 9不完整的 IF 语句,其综合结果可实现D A三态控制电路B条件相或的逻辑电路 C双向控制电路D时序逻辑电路 10下列语句中,属于并行语句的是A A进程语
4、句BIF 语句CCASE 语句DFOR 语句 11综合是 EDA 设计流程的关键步骤,综合就是把抽象设计层次中的 一种表示转化成另一种表示的过程;在下面对综合的描述中,C 是错误的。 A综合就是将电路的高级语言转化成低级的,可与 FPGA / CPLD 的基本结构相映射的网表文件 B综合可理解为,将软件描述与给定的硬件结构用电路网表文件 表示的映射过程,并且这种映射关系不是唯一的 C综合是纯软件的转换过程,与器件硬件结构无关 D为实现系统的速度、面积、性能的要求, 需要对综合加以约束, 称为综合约束 12CPLD 的可编程是主要基于什么结构D 。 A查找表( LUT )BROM 可编程 ; C
5、 PAL 可编程D与或阵列可编程 13以下器件中属于Altera 公司生产的是B AispLSI 系列器件BMAX 系列器件 C XC9500 系列器件DVirtex 系列器件 14. 在 VHDL 语言中,下列对时钟边沿检测描述中,错误的是D Aif clkevent and clk = 1 then Bif clkstable and not clk = 1 then Cif rising_edge(clk) then Dif not clkstable and clk = 1 then 15以下关于状态机的描述中正确的是B AMoore 型状态机其输出是当前状态和所有输入的函数 B与 M
6、oore 型状态机相比,Mealy 型的输出变化要领先一个时钟 周期 C Mealy 型状态机其输出是当前状态的函数 D以上都不对 二、 EDA名词解释,写出下列缩写的中文含义(10 分,每题 2 分) 1FPGA :现场可编程门阵列 2HDL : 硬件描述语言 3LE:逻辑单元 4FSM : 有限状态机 5SOPC : 可编程片上系统 ; 三、程序填空题(20 分,每空2 分) 以下是一个模为60(059)的 8421BCD 码加法计数器VHDL 描述, 请补充完整 LIBRARY IEEE; Use IEEE.std_logic_1164.all ; ENTITY ta IS PORT (
7、 CLK : IN STD_LOGIC ; SHI : OUT INTEGER RANGE 0 TO 9; GE: OUT INTEGER RANGE 0 TO 9) ; END ; ARCHITECTURE bhv OF ta IS SIGNAL SHI1,GE1 :INTEGER RANGE 0 TO 9 ; BEGIN PROCESS (CLK ) BEGIN IF CLK EVENT AND CLK= 1then IF GE1 = 9 THEN GE1 0); 17 END IF; 18 END IF; 19 END PROCESS ; 20 Q IF In1= 1 then C_STIF In1= 0 then C_STIF In1= 1 then C_STIF In1= 0 then C_ST=S0; ELSE C_ST=S3; END IF; Out1= ”1111 ”; END CASE; END IF; END process; END bhv;
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