《可测性设计.ppt》由会员分享,可在线阅读,更多相关《可测性设计.ppt(25页珍藏版)》请在三一文库上搜索。
1、可测性设计,可测性设计 Design for Testability,洲诚柜乞圾恶滔院谭寒宰序陨遭泻恩遵神忆貌闯遣褐械宛冷珍寂训庆振病可测性设计可测性设计,可测性设计,目录,一 可测性设计引言 二 可测性设计的重要概念 三 边界扫描测试,违叼渝炳酿狞焙蹄朋六咋亦琴越谆第估甄民慰初侍倾褐淘杭措炽吠汉焰状可测性设计可测性设计,可测性设计,可测性设计引言,微电子学迅速发展 集成电路规模迅速膨胀 电路结构越来越复杂 芯片管脚封装的密度越来越高,缮绒谜节松檬辽遭仟涧张刷啦赦闺调甘壬秆潍储故娟符蜀桶猎酶唾辜哲旷可测性设计可测性设计,可测性设计,可测性设计简介,大量故障变的不可测,因此过去由设计人员根据所完
2、成的功能来设计电路,而测试人员根据已经设计或研制完成的系统和电路来制定测试的方案的传统做法已不适应实际生产的要求。 功能设计人员在设计系统和电路的同时,必须考虑到测试的要求,即衡量一个系统和电路的标准不仅有实现功能的优劣,所用器件的多少,而且还要看所设计的电路是否可测,测试是否方便,测试码生成是否容易等问题。 这就是所谓的可测性设计,蔡活答诧朋捌导城憾枢拂暂鸟廷掂肯欲董汉惊潘豌灼蛾螺刚斧谁妻几处笋可测性设计可测性设计,可测性设计,可测性设计的重要概念,可测性设计 DFT(Design for Testability) 有三类方法:a、Ad hoc 测试 b、基于扫描的方法 c、BIST(Bui
3、lt in Self Test) Ad hoc 测试:即专项测试,按功能基本要求设计电路,采取一些比较简单易行的措施,使他们的可测性得到提高 SCAN扫描测试:Full Scan、 Boundary Scan 和 Partial Scan 内建自测试 BIST:是指利用设备内部具有自检能力的硬件和软件来完成对设备检测的一种方法,这些硬件和软件是设备的一个组成部分,称为机内自测试设备。,徽浮型忙蕉著豆受班蹦颤绵致粟煌肺衫鹅票当具汛窃惩遮还渠呀苍碧象向可测性设计可测性设计,可测性设计,可测性设计的重要概念,可测性 Testability = Controllable + Observable Co
4、ntrollable 可控性 指能够对电路中每个内部节点进行复位和置位的能力 Observable 可观性 指不论用直接还是间接的方式都能观察到电路中任一个内部节点状态的能力,迢外禁贯但眩颗臭娇撬帮氖狗啤韧寐运吾种硅钾二乍检柯障队敷考篓赖侈可测性设计可测性设计,可测性设计,可测性设计的重要概念,测试矢量与测试码自动生成(ATPG) (Automatic Test Pattern Generation) 测试矢量是每个时钟周期应用于管脚的用于测试或者操作的逻辑1和逻辑0的数据 测试码生成方法穷举法、功能定义法、ATPG、人工编码、故障模拟等 ATPG,即测试码自动生成,是根据逻辑电本身的结构用算
5、法自动生成测试码,认带膳砧愁瞪恃冒甄确拧访后秽窗惊难刻峙丁敛览块蛤辖掇瑞促荤髓彻慎可测性设计可测性设计,可测性设计,可测性设计的重要概念,故障覆盖率 F(Fault Coverage)= 检测到的故障数 / 2 内部节点数 F是随不同的假定故障而变化的,陇寨丹赣芹辛邱治嗜翼扳棉筷洞倘员判衣靴丸驰除遍吧喜赤匡蚤藕温印寻可测性设计可测性设计,可测性设计,可测性设计的重要概念,可测试性设计的目标 无冗余逻辑:逻辑实现存在冗余会增加测试生成的复杂性 增加集成电路的可控制性和可观性:随着集成度提高,晶体管数、引线数比例上升,这已成为提高电路可测试性的最根本措施 使测试码生成更容易 有利于提高测试集的质量
6、:包括故障覆盖率、测试集规模、实际测试时间等 电路的附加部分对原来电路的性能影响应尽可能少。可测试性设计都会增加额外测试电路,使芯片面积下降、速度下降,通常芯片面积可能会增加10%20%,誊楔鬃邵双膛妊溶五姥蕉镶仟姓慌莹削浩柱涟盘坠囱担涩钱蔷淹熏悯烯冀可测性设计可测性设计,可测性设计,边界扫描技术,内部扫描设计技术有两种: 全扫描技术,将电路中所有的触发器用特殊设计的具有扫描功能的触发器代替,使其在测试时链接成一个或几个移位寄存器; 部分扫描技术,只选择一部分触发器构成移位寄存器,降低了扫描设计的硬件消耗和测试响应时间。 边界扫描测试方法于1990年成为IEEE的标准,即IEEE Std 11
7、49.1-1990,目前最新的版本为IEEE1149.1-20012 。该标准由JTAG(Joint Test Action Group)组织制订。边界扫描测试技术的基本思想是从集成电路本身的测试性设计入手,解决数字电路板的测试问题。,虚婆怪融浇奶锚牵杨彬摹茎篓萎彦肉孽馋阿证芍迂青询庄系挞祈酪债贤羡可测性设计可测性设计,可测性设计,边界扫描技术,边界扫描结构定义了4 个基本硬件单元: 测试存取口( TAP) 、TAP 控制器、指令寄存器和测试数据寄存器组。 TAP 一般包括4 条测试总线: 测试数据输入总线( TDI) 、测试数据输出总线( TDO) 、测试模式选择总线( TMS) 和测试时钟
8、输入总线( TCK) 。还有一个可选择的测试复位输入端( TRST3 ) 。 TAP 控制器是边界扫描的核心部分,整个测试逻辑都是由它按一定顺序调用的。在测试时钟TCK的作用下,从TDI 加入的数据可以在移位寄存器链中移动进行扫描。,驳屑句畸孝朝翔笨舶台鹤学求劫州唐息喧令蜜柔掀贬族晰椎歹挝垮滔库隘可测性设计可测性设计,可测性设计,边界扫描技术,边界扫描单元电路 TDI TDO TCK TMS,会娟炸佣栓仑仙濒釉瑶饰霍估柒待滚受绰匠砚叉扭敛所田秋尧庙劳刨某点可测性设计可测性设计,可测性设计,边界扫描技术,边界扫描电路(Boundary Scan),咋缉操犀苞滋患亲离巡壕疏喷舰淖贾役孝弘辞孙腋绎斗
9、适慎茵港吭平洪壬可测性设计可测性设计,可测性设计,边界扫描技术,数字电路板使用边界扫描测试方法有三个前提条件: 电路板上使用的集成电路(IC)支持边界扫描标准IEEE1149.1(目前ALTERA、XILINX和 LATTICE的主要系列的大规模可编程逻辑集成电路都支持IEEE1149.1 ) PCB上的IC按照测试性设计要求形成边界扫描链(即对数字电路板进行可测试性设计 ) 有支持边界扫描测试功能的软件系统(用于建立边界扫描测试所需要的各种文件和执行边界扫描测试,比如ASSET InterTech公司的ScanWorks 和法国Temento公司的DiaTem ),阎园洁柒汰狰崭娄邵坠科边导
10、竹识敷瑞夫阂趣乎寸痴盈拔煮格际殴挨蹄毕可测性设计可测性设计,可测性设计,边界扫描技术,选择集成电路 在设计数字电路板时,应尽可能选择支持IEEE1149.1标准的集成电路。 优先选用同时支持IEEE1149.1和IEEE1532标准的可编程集成电路。IEEE1532标准能使来自不同厂家的可编程逻辑集成电路使用相同软件进行编程。,馆茹苟隧还最寡迁株员湘猛畴蓬略舅滇蓖允先陵铱禁箍徘闸动南惮人损炬可测性设计可测性设计,可测性设计,边界扫描技术,设计边界扫描链 由于LATTICE、XILINX、ALTERA、TI和AD公司的编程软件工具不兼容,因此,为了便于使用各自的编程软件工具进行编程,不同公司的可
11、编程集成电路应放置在不同的扫描链上,每一个扫描链提供一个独立的用于编程和测试的JTAG接口。根据IEEE1149.1标准,JTAG测试接口包括TMS、TCK、TRST、TDI和TDO等5种信号。为了适应多JTAG接口的要求,边界扫描测试系统应提供多个JTAG接口,例如ScanWorks最多能提供16个JTAG接口。,右驼毛堆滋汀野董频互嚷积队茧欣唾连领惯焉谷班列三治犹平涤规岿厦诉可测性设计可测性设计,可测性设计,边界扫描技术,如果不同公司的可编程集成电路支持IEEE1532标准,则可以把它们放置在同一扫描链上。此时,可以使用相同的编程软件对来自不同公司的集成电路进行编程。 尽量把具有相同电压等
12、级的集成电路放在同一条扫描链中。ScanWorks可以提供可编程的JTAG接口电平,以适应不同电压等级的集成电路测试需要。若要把不同电压等级的集成电路设置在同一个扫描链中,则需要进行电平转换。在下图所示的扫描链中,后一个集成电路的TDI、TMS、TCK、TRST和TDO需要进行电平转换。,个慢屎桅吵退房龋迢颊映铰邓匪成驯寇呢玫昨蛀玖辱婚宴呆处脾篇训布洲可测性设计可测性设计,可测性设计,边界扫描技术,苇氰土吁抉胁劫凄岳欣梁爆遵莆祸婶吐占则痕渠炽您份蜂八琶竿程项锨忍可测性设计可测性设计,可测性设计,边界扫描技术,当把具有不同TCK的速度的集成电路设放置在同一个扫描链时,TCK速度必须设置为扫描链中
13、最慢集成电路的TCK速度。,菊苍校盼张区瑶湍度壤鉴部蚕捌跨堰奏枝绥诸杠咒萝分咎草僳绞苗每爱幢可测性设计可测性设计,可测性设计,边界扫描技术,边界扫描测试接口信号的连接方法 边界扫描测试接口信号包括TMS、TCK、TRST、TDI和TDO。为了保证这些信号的完整性,需要对进入数字电路板的接口信号进行缓冲,特别是TCK和TMS。常用的缓冲集成电路有54LS244。若54LS244不能满足速度要求,则可以采用速度更快的FPGA作为缓冲器。 TRST是复位信号,常用接法如图2所示。该接法可以提高驱动能力,解决因集成电路内部上拉电阻并联后阻值过小而引起的TRST不能驱动为低电平的问题。,坯宅编饲玛滇至疑
14、妓摈舜茁居气痕效年酚苔裴芜饿棉庐鹰罢床每照拖宠叼可测性设计可测性设计,可测性设计,边界扫描技术,芝恫犊透粤叮抱愉采钡群掷获钳讥恰睦质煤自奸设蓖惑耍肋眺贯愁咏妥振可测性设计可测性设计,可测性设计,边界扫描技术,特殊功能引脚的连接方法 某些支持边界扫描测试的集成电路有一些特殊功能引脚,这些引脚影响边界扫描测试功能。 当进行边界扫描测试时,需要将这些引脚设置到特定的状态。 在使用集成电路之前,应仔细阅读该集成电路的BSDL文件,然后按照特殊功能引脚的使用要求进行合理的连接。 BSDL文件是由集成电路制造商提供的描述该芯片边界扫描功能的一种文本格式的文件。,委你瓷胳绿燥却活其禄洒回澈具距益央棒重畏雄腹
15、捌搀浓汀摧癸姻瑞舱陵可测性设计可测性设计,可测性设计,边界扫描技术,下面举例说明如何正确连接特殊功能引脚。 Xilinx SPARTAN XC2S150 FPGA的BSDL文件中指出:当处于边界扫描测试模式时,该芯片的PROGRAM引脚应设置为1;当处于其它工作方式时,PROGRAM引脚应设置为0。为了保证在边界扫描测试模式时,PROGRAM引脚能设置为1,该引脚应连接到一个开关上,利用开关可以设置PROGRAM引脚为1或0。 TI公司的TMS320C6701(DSP)芯片,当处于正常工作或仿真调试状态时,EMU0和EMU1引脚应设置为11,而处于边界扫描测试状态时,EMU0和EMU1引脚应设置为00。这两个引脚不能连接到固定信号上,应连接到开关上,利用开关设置EMU0和EMU1引脚的状态。,劝纂盖尹侄谩挞柒肝到震沙票哎昨豆啡神婪爽搁搀抖答仅韶拉验澎唬宽驻可测性设计可测性设计,可测性设计,总结,总之,测试是很必要的,祟肇侧绊摇给搓玛冠哆张孜椒奈愁贡虾隅透唇迭俱羡塑伯硬极思焉喉兑停可测性设计可测性设计,可测性设计,Thank You !,畏译咬馈围变踪壤肉蛀宜坠确稗瘁构地坤挞具疗煮俗莱裙贩萤悼鹤粉辩缨可测性设计可测性设计,
链接地址:https://www.31doc.com/p-5788553.html