模拟集成电路－电容电阻.ppt
Dr. Jian Fang . UESTC,模拟集成电路,7.电容电阻,Dr. Jian Fang . UESTC,概述,特点： 精度低（20），绝对误差大。 温度系数大。 可制作的范围有限。 占用芯片面积大，成本高。 多用有源器件， 少用无源器件。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,实际设计中取最大的限制。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,电阻的误差：,两个电阻的匹配误差：,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,6.2.4 模拟集成电路中的电容器 在模拟集成电路中，电容也是一个重要的元件。在双极型模拟集成电路中，集成电容器用作频率补偿以改善电路的频率特性。在MOS模拟集成电路中，由于在工艺上制造集成电容比较容易，并且容易与MOS器件相匹配，故集成电容得到较广泛的应用。普通pn结电容的容量较小，有较大的温度系数和寄生效应等缺点，故应用不多。在双极型和MOS模拟集成电路中的电容大多采用MOS结构或其相似结构。由于在MOS工艺中实现的MOS电容，匹配精度比电阻好，一般约为0.1%5%，因此在D/A、A/D转换器和开关电容电路等集成电路中，往往用电容代替电阻网络。,Dr. Jian Fang . UESTC,集成电容器,IC中应尽量避免使用电容器,在双极集成电路中，常使用的集成电容器有： 反偏PN结电容器 PN结电容器的制作工艺完全和NPN管工艺兼容，但其电容值做不大。发射结的零偏单位面积电容大，但击穿电压低，约为69V；集电结的零偏单位面积电容小，但击穿电压高，约为20V。,1、双极集成电路中常用的集成电容器,Dr. Jian Fang . UESTC,表6-1 元件匹配数椐比较,表6-1列出了扩散电阻、离子注入电阻和MOS电容器的若干性能比较。,Dr. Jian Fang . UESTC,以N+硅作为下极板的MOS电容器,Dr. Jian Fang . UESTC,薄氧化层,Dr. Jian Fang . UESTC,MOS电容器,Dr. Jian Fang . UESTC,集成电路中MOS电容,Dr. Jian Fang . UESTC,以上介绍MOS电容器的电容量的大小和电容器的面积有关，与单位面积的电容即两个极板之间的氧化层的厚度有关。可以用下式计算： 真空电容率： 是二氧化硅的相对介电常数，约等于3.9，两者乘积为 ，如果极板间氧化层的厚度为80nm(0.08m)，可以算出单位面积电容量为 ，也就是说，一个10，000m2面积的电容器的电容只有4.3pF。,Dr. Jian Fang . UESTC,单位面积的电容值较小，占有的芯片面积较大,温度系数小，,当下电极用N+发射区扩散层时，MOS电容的电容值基本上与电压大小及电压极性无关； 单个MOS电容的误差较大，约为20；但两个MOS电容间的匹配误差可以小于10；,MOS电容有较大的寄生电容。,MOS电容器的特点如下：,击穿电压较高，BV50V；,Dr. Jian Fang . UESTC,电容的放大密勒效应 对于跨接在一个放大器输入和输出端之间的电容，因为密勒效应将使等效的输入电容放大。图6-14说明了这种效应。,6-14,Dr. Jian Fang . UESTC,假设电容Co跨接在具有电压增益Av的倒相放大器输入和输出端，则等效的输入阻抗就等于： 等效的输入阻抗就等于：,也就是说，等效的输入电容被放大了 1+Av倍。,Dr. Jian Fang . UESTC,在实际的电路设计中常利用这种效应来减小版图上的电容尺寸例如频率补偿电容就常采用这样的结构。另一方面，这种密勒效应也同样具有不利的一面，例如，MOS晶体管的栅漏之间的寄生电容CGD(因栅漏覆盖所引起)也会因密勒效应使MOS管的等效输入电容增加，影响器件的速度。,Dr. Jian Fang . UESTC,在电阻的制作过程中，由于加工所引起的误差，如扩散过程中的横向扩散、制版和光刻过程中的图形宽度误差等，都会使电阻的实际尺寸偏离设计尺寸，导致电阻值的误差。电阻条图形的宽度W越宽，相对误差W/W就越小，反之则越大。与宽度相比，长度的相对误差L/L则可忽略。因此，对于有精度要求的电阻，要选择合适的宽度，以减小电阻条图形误差引起的失配。,6.2.5 模拟集成电路中的电阻 电阻是基本的元件，在集成工艺技术中有多种设计与制造电阻的方法，根据阻值和精度的要求可以选择不同的电阻结构和形状。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,高精度电阻也常采用长条电阻串联的形式,图6-16,Dr. Jian Fang . UESTC,常用的电阻器图形 “VLSI设计基础”（李伟华编著 ) p.132,Dr. Jian Fang . UESTC,从图中可以看出，有的电阻条宽，如(b)、(d)、(e)图结构；有的电阻条窄，如(a)、(c)图结构；有的是直条形状的电阻，如(a)、(b)图所示；有的是折弯形状的电阻，如(c)(e)所示，有的是连续的扩散图形，如(a)(d)图结构，有的是用若干直条电阻由金属条串联而成，如(c)图所示。那么，在设计中根据什么来选择电阻的形状呢? 一个基本的依据是：一般电阻采用窄条结构，精度要求高的采用宽条结构；小电阻采用直条形，大电阻采用折弯形。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,电阻图形尺寸的计算 根据具体电路中对电阻大小的要求，可以非常方便地进行电阻图形设计。设计的依据是工艺提供的掺杂区的方块电阻值和所需制作的电阻的阻值。一旦选中了掺杂区的类型，可以依据下式计算。 其中，R是掺杂半导体薄层的方块电阻，L是电阻条的长度，W是电阻条的宽度，LW是电阻所对应的图形的方块数。因此，只要知道掺杂区的方块电阻，然后根据所需电阻的大小计算出需要多少方块，再根据精度要求确定电阻条的宽度，就能够得到电阻条的长度。,Dr. Jian Fang . UESTC,当然，这样的计算是很粗糙的，因为在计算中并没有考虑电阻的折弯形状和端头形状对实际电阻值的影响，在实际的设计中需根据具体的图形形状对计算加以修正，通常的修正包括端头修正和拐角修正。 端头和拐角修正 因为电子总是从电阻最小的地方流动，因此，从引线孔流入的电流，绝大部分是从引线孔正对着电阻条的一边流入的，从引线孔侧面和背面流入的电流极少，因此，在计算端头处的电阻值时需要引入一些修正，称之为端头修正。,Dr. Jian Fang . UESTC,端头修正常采用经验数据，以端头修正因子k1，表示整个端头对总电阻方块数的贡献。例如k1=0.5，表示整个端头对总电阻的贡献相当于0.5方。 图 6-18给出了不同电阻条宽和端头形状的修正因子的经验数据，图中的虚线是端头的内边界，它的尺寸通常为几何设计规则中扩散区对孔的覆盖数值。对于大电阻 LW情况，端头对电阻的贡献可以忽略不计。,Dr. Jian Fang . UESTC,对于折弯形状的电阻，通常每一直条的宽度都是相同的，在拐角处是一个正方形，但这个正方形不能作为一个电阻方来计算，这是因为在拐角处的电流密度是不均匀的，靠近内角处的电流密度大，靠近外角处的电流密度小。经验数据表明，拐角对电阻的贡献只有0.5方，即拐角修正因子k2=0.5。,图 6-18,Dr. Jian Fang . UESTC,当采用宽电阻结构时，由于不存在拐角并且电阻条比较宽，所以这种结构的电阻精度比较高。但缺点是这种电阻占用的面积比较大，会产生比较大的分布参数。,Dr. Jian Fang . UESTC,2. 离子注入电阻,同样是掺杂工艺，由于离子注入工艺可以精确地控制掺杂浓度和注入的深度，并且横向扩散小，因此，采用离子注入方式形成的电阻的阻值容易控制，精度较高。 这个电阻(见图 6-19)由两部分组成，离子注入区电阻和p+区端头电阻，因为p+区端头的掺杂浓度较高，所以电阻值很小，实际的电阻阻值主要由离子注入区电阻决定，与热扩散掺杂电阻相比，减小了误差，进一步提高了精度。,Dr. Jian Fang . UESTC,图 6-19 离子注入电阻,Dr. Jian Fang . UESTC,3. 衬底电位与分布电容,制作电阻的衬底是和电阻材料掺杂类型相反的半导体，即如果电阻是P型半导体，衬底就是N型半导体，反之亦然。这样，电阻区和衬底就构成了一个pn结，为防止这个pn结导通，衬底必须接一定的电位。要求不论电阻的哪个端头和任何的工作条件，都要保证pn结不能处于正偏状态。,Dr. Jian Fang . UESTC,通常将P型衬底接电路中最低电位，N型衬底接最高电位，这样，最坏工作情况是电阻只有一端处于零偏置，其余点都处于反偏置。例如，上端头接正电源的P型掺杂电阻，衬底的N型半导体电接正电源，这样在接正电源处，pn结是零偏置，越接近电阻的下端头，P型半导体的电位越低，pn结反偏电压越大。也正是因为这个pn结的存在，又导致了掺杂半导体电阻的另一个寄生效应：寄生电容。 任何的pn结都存在结电容，电阻的衬底又通常都是处于交流零电位(直流的正、负电源端或地端)，使得电阻对交流地存在旁路电容。,Dr. Jian Fang . UESTC,如果电阻的一端接地，并假设寄生电容沿电阻均匀分布，则电阻幅模的-3dB带宽近似为： f1/3RC=1/3 RC0L2 其中，R是电阻区的掺杂层方块电阻，C0是单位面积电容，L是电阻的长度。,
