[信息与通信]可编程片上系统设计技术.ppt

可编程片上系统系统设计技术 System On a Programmable Chip 徐 欣 博士,国防科大嵌入式系统开放研究中心 长沙依元素科技发展有限公司,嵌入式系统设计技术最新发展趋势,主要内容,FPGA发展趋势与SOPC概述 基于Xilinx FPGA的SOPC设计 IP Core及其在SOPC中的地位 介绍几个SOPC设计技术应用实例,FPGA发展趋势与SOPC概述,FPGA的发展趋势（1）,FPGA向密度更高、速度更快、频带更宽的百万门系统级方向发展 Xilinx Virtex/-E/II Pro （PPC405、MutiGbit收发器、RoketI/O、部分可重构特性、系统时钟400M以上） Altera APEX/Stratix FPGA向低成本、低价格的片上系统方向发展 Xilinx 的SpartanIII系列 100万门/10美元 Altera的Cycolne系列 FPGA向低电压、低功耗和绿色化方向发展,FPGA的发展趋势（2）,IP Core设计应用飞速发展，FPGA设计资源复用和开发手段全面升级 设计复杂性与知识产权复用 OPEN Core计划推波助澜 软IP Core（如MicroBlaze、Nios）和硬IP Core（如PPC405）齐头并进 FPGA已不再是传统设计方法中的处理器外围逻辑，而是整个数字系统的平台,FPGA的发展趋势（3）,FPGA与ASIC界限日趋模糊，相互融合 FPGA嵌入标准单元（如Xilinx的PPC405、MutiGbit收发器等） ASIC嵌入可编程逻辑单元（ATMEL等） FPGA的成本不断下降，产品上市周期压力日趋严重，使得FPGA在很多领域将成为ASIC的替代品,FPGA的发展趋势（4）,SOPC时代已经到来 SOPC：System-On-a-Programble-Chip IP Core的不断丰富和完善奠定了SOPC的基础 先进的百万门级FPGA开发工具是SOPC的主要平台 处理器IP Core解决了SOPC的最关键问题 嵌入式领域关注问题的差别 国外：芯片级嵌入SOC、SOPC设计 国内：芯片在板级的嵌入传统的嵌入式设计方法 （*引自“美国嵌入式采访活动纪要”王莹）,SOPC概述（1）,SOPC的双重含义： 可编程片上系统（SOPC）是一种特殊的嵌入式微处理器系统 首先，它是片上系统（SOC），即由单个芯片完成整个系统的主要逻辑功能； 其次，它是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能。,SOPC概述（2）,SOPC的基本特征： 嵌入式处理器IP Core为核心（多处理器） 具有小容量片内高速RAM资源 丰富的IP Core资源可供灵活选择（ASIC） 足够的片上可编程逻辑资源 处理器调试接口和FPGA编程接口共用或并存 可能包含部分可编程模拟电路 单芯片、低功耗、微封装,基于SOPC的嵌入式系统架构,Processor(s),Auxiliary Systems (power, cooling,),Software,数字部分为单芯片FPGA,Why SOPC ？,降低成本 提高系统整体性能 缩短设计迭代周期 降低硬件系统设计风险 极大程度提高设计灵活性 可重构、可升级,基于Xilinx FPGA的SOPC设计,Translate,Map,Place & Route,Xilinx Design Flow,Plan & Budget,HDL RTL Simulation,Synthesize to create netlist,Functional Simulation,Create Bit File,Attain Timing Closure,Timing Simulation,Implement,Create Code/ Schematic,Xilinx: new slide,Xilinx SOPC设计调试工具,SOPC系统设计包括 硬件设计 软件设计 软硬件协同设计 (仿真与调试) Xilinx Platform Studio (XPS) 提供了SOPC工程管理接口的集成开发环境 包含了硬件平台构架、软件开发、布局布线实现、仿真与调试等SOPC设计各个环节所需的所有工具和接口,XPS,Software Design,Hardware Design,Debug,Simulation,XILINX SOPC设计流程,HW-SW Partitioning,HW-SW Co-Verification,XILINX SOPC设计流程（1） 硬件设计流程,HW Development Flow,1. Specify Processor, Bus & Peripherals,2. Automatic Hardware Platform Generation,3. Xilinx Implementation Flow,HW Configuration,Bitstream,Download to FPGA,MHS,PlatGen,MHS Microprocessor Hardware Specification A template that describes hardware structure PlatGen Uses MHS file to create the hardware platform,Xflow / ProjNav,1. Specify Software Architecture,Executable in on-chip memory,Download to Board,SW Development Flow,Executable in off-chip memory,?,2. Automatic Software BSP/Library Generation,3. Software Compilation,SW Configuration,Executable,Data2BRAM,Download to FPGA,MSS Microprocessor Software Specification LibGen Customizes libraries, drivers etc. Data2BRAM Update Bitstream with program/data information,MSS,LibGen,GNU (MB&PPC) Diab(PPC) Compilers,GDB / XMD,Hardware Flow,Bitstream,XILINX SOPC设计流程（2） 软件设计流程,1. Specify Simulation Platform,Simulation Flow,2. Automatic Simulation Platform Generation,3. Simulator,Sim Configuration,MVS,SimGen,Modelsim / Verilog XL,MVS Microprocessor Verification Specification SimGen Simulation Model Generator Generates and configures simulation models for a specified hardware.,MVS Example PARAMETER HW_SPEC_FILE = system.mhs PARAMETER SW_SPEC_FILE = system.mss PARAMETER LANGUAGE = VHDL PARAMETER SIMULATOR = mti PARAMETER SIM_MODEL = BEHAVIORAL ,XILINX SOPC设计流程（3） 软硬件协同设计之仿真（A）,Executable,NGC,HDL Wrapper(s),MHS File,Hardware Flow,MVS File,SimGen,Software Flow,BMM,Processor IP Sim Model(s),*_Init.vhd (Init BRAM), HDL Wrappers,DO File Compile list Map libraries,SimGen仿真模型生成器 Generates and configures simulation models, do-files Used in conjunction with PlatGen and MHS Takes ELF + BMM to generate models to initialize BRAMs,PowerPC SWIFT Model,Simulator,XILINX SOPC设计流程（4） 软硬件协同设计之仿真（B）,XMD for MicroBlaze and PowerPC Connects to: ISS for cycle accurate SW debug UART, or JTAG_UART for HW target debug,GDB Remote,(TCP/IP),Cycle Accurate ISS for MB,XMD Protocol,GDB Remote,(TCP/IP),XMD,XMD,Debug with actual hardware for MB&PowerPC,XILINX SOPC设计流程（5） 软硬件协同设计之调试（A）,MicroBlaze,MicroBlaze,MicroBlaze No dedicate debug interface (future plan) Use UART(Serial Cable) or JTAG(Parallel Cable) to connect Small debug program “XMDStub” resides in the memory,MicroBlaze,OPB,JTAG UART,MicroBlaze,OPB,OR,UART Lite,XILINX SOPC设计流程（6） 软硬件协同设计之调试（B）,PowerPC Dedicate debug port in the hard macro (BDM) BDM can shared with FPGAs JTAG Pins But there is a rule in FPGA: ALL or NONE !,PPC,PPC,PPC,PPC,jtagppc_cntlr.vhd : U0_JTAGPPC : JTAGPPC Port Map ( TCK = JTGC405TCK, -o TDIPPC = JTGC405TDI, -o TMS = JTGC405TMS, -o TDOPPC = C405JTGTDO, -i TDOTSPPC = C405JTGTDOEN -i,*Find out more information regarding to Wind Rivers requirement!,XILINX SOPC设计流程（7） 软硬件协同设计之调试（C）,IP Core及其在SOPC中的地位,IP资源复用理念,IP资源复用(IP Reuse)是指在集成电路设计过程中，通过继承、共享或购买所需的部分或全部智力产权内核(IP Core)，进行设计、综合和验证，从而加速流片设计过程的设计方法 IP Core是一种商品，SOPC的技术核心：是可编程逻辑器件设计工程师价值体现的主要途径,Why FPGA？Why IP Core ？,FPGA设计灵活，设计迭代周期短 FPGA密度提高，适于IP Core开发 FPGA成本降低，相应的EDA工具性价比较高,IP Core的表现形式,HDL语言（VHDL 或 Verilog HDL） 原理图（可移植性差） 网表 符合某种EDA工具的特定格式 如：Xilinx的IP Capture和Core Generator等,IP Core的分类SOPC的要素Vs.ASIC,微处理器IP Core 8/16/32/64位，如MicroBlaze、Nois、8051 处理器外设IP Core SDRAM 控制器、LCD 控制器、总线控制器等 DSP算法IP Core FIR滤波器、DES加密、音视频编码和解码等 通信控制器IP Core MAC、Gbit收发器、CAM、协议转换等 其它类型IP Core,IP Core设计：编码风格,编码风格（Coding Style）是基于HDL的IP Core源码编写的指导性文档，关系到IP Core的可读性、易于集成性及其质量 编码风格一般包含几个方面的约定：文件头和版本说明、联机注释、命名规则、可综合编码（UCF）等 http:/www.opencores.org http:/www.IPcore.com.cn,IP Core和SOPC验证开发工具,EDK & ISE ModelSim,介绍几个SOPC应用实例,（1）单芯片动态可重构雷达信号处理器,（2）基于SOPC 的IRL设计实现,Why IRL ?! 远程系统升级 远程Bug修复 远程系统重构 远程系统监测 从而带来以下优势： $ $ $、￥ ￥ 缩短产品上市周期 降低产品维护成本 延长产品生命周期 提升产品整体性能,（3）基于SOPC的通用PCI母板设计,芯片级嵌入 芯片在板级的嵌入,相同的应用领域 关键在于特定项目基于各种因素综合考虑后的技术取向问题,SOPC Vs.传统嵌入式产品开发模式,依元素科技 支持基于FPGA和DSP的嵌入式系统设计,谢谢！,Core Function,XCS30XL Price,Percentage of Device Used,Effective Function Cost,UART,$5.50,17%,$.93,16-bit RISC Processor,$5.50,36%,$1.98,16-bit, 16-tap Symmetrical FIR Filter,$5.50,27%,$1.49,Reed-Solomon Encoder,$5.50,6%,$0.33,PCI Interface,$6.55,45%,$2.95,Prices are for 250Ku, least expensive package, slowest speed grade,IP Core与ASSP成本比较,SOPC提升系统性能,