微机原理第5章80868088CPU总线操作与时序.ppt
课程教学单元,第1章 微型计算机基础知识 第2章 80X86/Pentium微处理器内部结构 第3章 指令系统 第4章 汇编语言程序设计 第5章 8086/8088CPU的总线操作与时序 第6章 微型计算机系统结构 第7章 半导体存储器 第8章 输入输出接口技术 第9章 中断与DMA技术 第10章 定时与计数技术 第11章 并行接口与串行接口 第12章 人机交互接口 第13章 模拟量输入输出接口,第5章 教 学 内 容 §5.1 总线概念 一、总线定义 二、总线标准 三、总线等级 §5.2 8086/8088引脚及功能 §5.3 8086/8088支持的芯片及最大/最小系统 §5.4 CPU时序 重点：总线、时序，最大/最小系统组成 难点：各引脚使用方法，时序间的关系,§5.1 总线BUS概念,二、总线标准: 在总线连接和传输信息时应该遵循的协议和规范。包括：时钟、结构、电气、机械、协议、仲裁规范等。,一、总线定义: 微机中各模块、各设备间传输信息的一组公用信号线。,三、总线等级(按照总线位置分) （1）片内总线（芯片级） （2）片间总线（元件级、局部总线） （3）内总线 （板级、系统总线） （4）外总线 （设备级、通信总线）,(1)片内总线:CPU内部各功能单元间的公用信号线,(2)片间总线：CPU与其它芯片间的公用信号线,(3)内总线-PC总线:微机内部各模块间的公用信号线。,(3)内总线-ISA总线:微机内部各模块间公用信号线,(3)内总线-PCI总线：微机内部各模块间公用信号线,(4)外总线：微机系统与其它电子系统间公用信号线,一、概述 8086、8088为40条引脚， DIP封装 典型工作模式： 最小系统模式系统中只有8086一个处理器，所有的控制信号都是由8086CPU产生。 最大系统模式系统中可包含一个以上的处理器，如协处理器8087。系统规模比较大时，系统控制信号不由8086直接产生，而通过与8086配套的总线控制器形成。 *DMA方式 管脚分析内容： 信号流向：输入、输出、双向 管脚状态：0、1、高阻（悬空）,二、8086管脚分类 电源线 : 3根 VCC,GND 地址总线:20根 AD0-AD15,A16-A19, 数据总线: AD0-AD15,; 控制总线:17根 M/IO,WR,RD,HOLD,DEN, HLDA,INTR,INTA,DT/R, READY,RESET,ALE,BHE TEST,CLK,NMI,MN/MX,（一）地址/数据总线： AD0AD15 双向、三态 分时复用: T1 ：输出低16位地址 T2-T4：作为16bit数据线 在DMA方式时浮空,（二）地址/状态总线： A19/S6A16/S3 输出、三态 分时复用: T1输出高4位地址A19-A16 T2-T4输出状态信号S6-S3 S6=0 S5可屏蔽中断允许 S4S3选择当前段寄存器 在DMA方式处于浮空,（三）控制总线： （1） 高字节数据允许 输出、三态 分时复用: T1 ：输出BHE允许 补充分体存储技术 T2-T4：输出状态信息S7 在DMA方式时浮空,分体存储技术 8086系统中，存储器是分体结构，1M字节的存储空间分成两个512K字节的存储体。一个是偶数地址存储体，一个是奇数地址存储体，两存储体采用字节交叉编址方式。,奇偶地址体示意图,（2） 最大/最小模式 输入 单CPU最小模式 多CPU最大模式,（3） 读信号 输出，三态 无读操作 CPU读操作 此时，若 读MEM 若 读I/O 读周期T2T3TW时有效 在CPUWAIT时处于浮空,（4）HOLD 保持请求信号 输入，三态 高电平有效，DMA或者外部处理器请求CPU让出总线控制权。,（5）HLDA 保持响应信号 输出，三态 高电平有效，CPU同意让出总线控制权置为1，三态线悬空；HOLD为0时，CPU将HLDA 置0重获控制权。,（6） 写信号 输出，三态 低电平有效，与 配合写MEM或者I/O操作数 DMA模式时为高阻状态。,（7） 内存/外设访问控制信号 输出，三态 访问MEM 访问I/O口 DMA模式时为高阻状态。,（8） 数据发送/接收控制信号 输出，三态 CPU接收数据 CPU发送数据 DMA模式时为高阻状态。,（9） 数据允许控制信号 输出，三态 允许数据驱动器选通 禁止数据驱动器选通 DMA模式时为高阻状态。,（10） 地址锁存允许信号 输出 当地址/数据线传送地址时，在T1出现高电平，将地址信息锁存在地址锁存器中。 DMA模式时不悬空。,（11） 中断响应信号 输出，三态 CPU响应中断时置0，送请求中断的设备。输出两个中断周期（接受、通知），P174图5-17在T2T3TW期间为低电平。 DMA模式时为高阻状态。,（12） 测试信号 输入 执行WAIT指令时，每5个时钟周期采样该管脚一次，若为1继续等待，为0则结束等待。执行下一条指令。 常用于多CPU系统，若无此类配合操作，常接地处理。,（13） 准备就绪信号 输入 1表示所寻址的MEM/IO已经准备好传送数据，0则未准备好。P174图5-18T3上升沿采样，插入合适数量的TW，直到采到1才进入T4。 常用于对慢速设备的同步。,（14）RESET 复位信号 输入 高电平有效，保持4个时钟脉冲则系统复位。,（15）NMI 不可屏蔽中断请求信号 输入 在NMI的上升沿触发，产生INT2中断，不受IF影响，比INTR的优先级高。,（16）INTR 可屏蔽中断请求信号 输入 每个指令周期最后一个T状态检测该管脚。 INTR=1表示有外部设备请求中断，此时若IF=1则CPU响应中断；若IF=0则不响应。 INTR=0表示无外设发出中断请求。,（17）CLK 系统时钟信号 输入 为CPU和总线控制器引入定时基准脉冲. 低电平：高电平=2：1,(四)单CPU模式管脚说明： 33号管脚MN=1，27、28、29、32号管脚相互配合决定CPU的操作类型，如下表,(五)多CPU模式引脚明：8个管脚重新定义,1、 总线周期状态标志 输出（见下表1） 2、 指令队列状态 输出（见下表2） 3、 请求允许控制(二线独立二外设请求总线控制权，GTO优先） 双向，三态 4、 封锁信号（程序在指令前缀设置，封锁外设的总线请求) 输出，三态,表一 总线周期状态标志输入给总线控制器8288，用来产生存储器、I/O的读写等相关控制信号，它们的组合决定当前总线周期的类型。如下表1：,表二 指令队列状态信号QS1,QS0组合起来表示前一个时钟周期中指令队列的状态，以便从外部对芯片的测试。如下表2：,三、8088管脚功能,表三 单CPU8088系统总线周期状态标志如下表3：,管脚方向图,一、8086、8088支持的芯片,1、时钟发生器8284 产生CPU所需的系统时钟信号(CLK) 对外界输入的“准备就绪”信号(READY) 系统复位信号（RESET） 外围芯片所需时钟同步信号（PCLK) 外部晶体振荡信号（OSC),一、8086、8088支持的芯片,2、8位三态地址锁存器8282/8283 ALE下沿允许锁存地址信息,需3片锁存A0-A19 STB-选通输入，在下沿时锁存地址信息 OE-输出允许，在低电平时输出地址信息 与8086的连接见P166图5-7,一、8086、8088支持的芯片,3、8位并行双向总线驱动器8286/8287 增强数据总线带负载能力，需2片收发AD0-AD15 T-传输方向控制，1发0收 OE-输出允许，在低电平时输出数据信息 与8086的连接见P167图5-9,4、总线控制器8288 多CPU模式用，提供总线命令，增强驱动能力 由4根控制逻辑线与3根状态线输入，输出控制信号和命令信号见P167图10 其它管脚与8086/8088类似,用于单一的微机处理系统，3片8282锁存20位地址信息和BHE ，2片8286作为16位数据收发器,MN/MX RD WR CLK READY M/IO RESET ALE A19-A16 BHE AD15-AD0 8086CPU DT/R DEN,STB 8282 或8283,8286 或8287 T OE,8284 RES 时钟 发生器,存储器 DATA,I/O外设 DATA,数据总线,地址总线,地址总线,地址/数据,VCC,VCC,BHE,二、最小模式系统组成,在最大模式系统中增设了一个总线控制器8288,三、最大模式系统组成,第5章 教 学 内 容 §5.1 总线概念 §5.2 8086/8088引脚及功能 §5.3 8086/8088支持的芯片及最大/最小系统 §5.4 CPU时序 一、周期概念介绍 二、典型时序分析,一、周期概念介绍,练习,4、可屏蔽中断请求通过CPU的 引脚接收，CPU响应中断的信号是 = 。 非可屏蔽中断请求通过CPU的 引脚接收，在 沿有效。,5、画出8088CPU最大模式结构图，并说明状态控制端与8288的输出命令的关系,
