清华大学数电5触发器课件.ppt

1,第一节 概述,触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF表示。,特点：,1，有两个稳定状态，用0和1表示；,2，输入信号可改变其状态；,分类：,按触发方式（电路结构）分：,SR锁存器（基本RSFF）、电平触发（同步结构）、脉冲触发（主从结构）、边沿触发（边沿结构）。其中，SR锁存器无时钟信号，本书未将其归入触发器，其他均有时钟信号。,按逻辑功能分：,SRFF、DFF、JKFF、TFF等。,学习要点：,分清触发器逻辑功能与触发方式（电路结构）的区别；,会画工作波形。,3，输入信号撤消后，其改变后的状态可保留下来。,【题5.4】【5.9】【题5.12】 【题5.18】 【题5.28】选,2,第二节 SR锁存器(Set-Reset Latch),一.电路组成：,用与非门和或非门均可构成，这里介绍与非门构成的电路。,二. 状态和输入信号,触发器的状态：,用Q端的值表示。Q=1,Q´=0为1状态，反之为0状态。,原状态：观察的时刻的状态（输入信号没改变）。记为Q( Qn ) 。,新状态：输入信号变化后出现的状态。记为Q* (Qn+1 ) .也称次态。,在分析电路原理时，要把原状态作为已知条件，即把Q 作为输入变量。,3,SD:Set(Direct)，置1端。,RD:Reset(Direct)，置0端。,高电平有效,非号和输入端的园圈均表示低电平有效,输入信号,4,三.工作原理,1,0,0,1,不论原状态如何，都有:,置0,1,若：Q=0,则Q*=0,若：Q=1,则Q*=1,置1,保持,1,当两门tPD相同时，将产生振荡；,当两门tPD相异时，新状态和延迟时间有关。,不定,从输入信号变化起，经2tPD电路稳定。 电路有正反馈。,0,1,1,注意：若 SD 和 RD同时由0变为1：,SD=1, RD=0,SD=0, RD=1,Q*=1 (略去Q端),SD=1, RD=1,SD=0, RD=0,Q和Q的次态都为1；,不论原状态如何,这也是“不定”的原因,显然SD, RD分别为置1和置0端，且0有效。,5,四.动作特点,直接控制：输入信号0有效；且直接控制输出端Q和Q 的状态。,工作波形：,RD,SD,Q,Q,6,用或非门构成的SR锁存器也可用右表描述（表5.2.1）。,五.逻辑功能的描述（见5.6节）,1.特性表（表5.2.2),保持,置1,清0,不定,2.特性方程（见5.6节）,只需将表中的SD和RD看作是该触发器输入信号SD和RD的反变量即可。同时将表中的 1改为 0 ，同时修改注释。, Q也为1 ;SD RD0状态同时消失后状态不定。,（约束条件）,7,3.状态转换图（参考5.6节）,简称：状态图,1,0,SD=0 RD=1,SD=1 RD=0,SD=1RD=X,SD=XRD=1,8,第三节 电平触发的触发器,在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK,也可写为CP(Clock Pulse)。,G1和G2门构成SR锁存器。 用G3和G4两门引入时钟信号CLK。,一.电路结构和工作原理,1.电路结构,9,2.工作原理,CLK=0时：,G3、G4门均输出1, SR锁存器处在保持状态；输入信号S、R变化对状态无影响。,CLK=1时：,G3、G4门打开,此时电路就是一个SR锁存器，只需把输入信号S、R分别看作：,S = (SD), R = (RD) ;注意，输入信号已无下标D。,按上述规定，该触发器也满足SR锁存器的特性表、特性方程和状态图。显然S和R都是1有效的。,一定要注意，只有CLK=1时，才能按特性表、特性方程求新状态。,10,3.特性表、特性方程、波形图,二.动作特点,逻辑功能特点,有约束SR=0。,时钟1有效， CLK=0时保持的是时钟下降沿前的状态；在CLK=1期间，S,R的变化都将引起Q端状态的变化。因此易受干扰。,Q 也为1；CLK回到低电平后状态不定；,见5.6节,请记录,11,三.异步置位、复位端（制成集成电路后增加的附加输入端）,SD异步置位端、 RD异步复位端。只在时钟为0时有效，且低电平有效，但不能同时有效，正常工作时应为1。,12,四.D触发器（D锁存器）,Q*= D,为了便于存储一位二进制数，要求触发器只有一个输入端。,其动作特点与电平触发的SR触发器相同。,D,显然其特性方程为：,用CMOS传输门构成的电平触发器（图5.3.5)留到5.5节介绍。,回21页,如果要求一个时钟周期里触发器的状态只改变一次，则可使用脉冲触发的触发器。,13,一. SR触发器,1.工作原理,用两个电平触发的SR触发器连成主从结构。因此，该电路应具有SRFF的逻辑功能。,CLK=1 时：,主触发器保持，此时可改变输入信号S,R；,从触发器工作，且Q= Qm,主触发器工作，,从触发器保持。保持CLK=0时得到的主触发器的状态。,CLK=0 时：,第四节 脉冲触发的触发器（主从触发器Master-slave),14,分析可知：主从触发器的工作是分两步走的在CLK上升沿开始的高电平期间，主触发器改变状态；在CLK下降沿到来时，从触发器改变状态。显然，触发器在CLK下降沿翻转。,逻辑符号,15,1,0,0,1,0,0,0,0,1,1,1,1,0,CLK,2.动作特点,在逻辑功能方面：有约束。,在整个CLK=1期间输入信号都控制主触发器的状态（这是脉冲触发方式的SRFF的特点） ；,无直接控制，翻转分两步走（这是脉冲触发方式的特点）；,看一下输入一个完整的CLK脉冲时电路的工作过程（设初始状态为0）：,16,3.特性表，时序图,时序图见图5.4.2,17,二. JK触发器,1.工作原理,目的：消除约束条件； 增加翻转功能。,S=J Q,R=KQ,约束条件自动满足：,2.特性表，时序图，状态图,返回18,返回19,18,17页,翻转,置0,置1,保持,19,3.动作特点,翻转分为两步走（这是脉冲触发方式的特点）；,CLK=1期间，主触发器只能翻转一次。此现象称为“一次变化” （这是脉冲触发方式的JKFF的特点） 。,当原状态为0时，若CLK=1时有J=1出现，则主触发器为1状态；,当原状态为1时，若CLK=1时有K=1出现，则主触发器为0状态。,规律：,图5.4.6,17页,因此，上面两句话要记住。,20,带异步置0、置1端的脉冲JK触发器：异步输入端的作用与电平SRFF类似，在符号中的表示方法也相同。,多输入端的情况：,逻辑关系为：J=J1J2 ， K=K1K2,欲提高抗干扰能力必须让输入信号只在时钟信号的某个边沿起作用边沿触发的触发器。,21,第五节 边沿触发的触发器,一.用两个电平触发D触发器构成,触发器的次态只取决于时钟信号上升沿（或下降沿）到达时刻的输入信号的状态。,显然， 触发器的次态只取决于时钟信号上升沿到达时刻的输入信号D的状态，与其他时刻的D值无关。,目前在CMOS集成电路中主要采用这种电路结构形式制作边沿触发器。请看CMOS边沿触发器：,回下页,可统称为边沿结构。它有三种构成方式：1.用两个电平触发D触发器构成。2.维持阻塞结构。3.利用门电路传输延迟时间构成。我们只介绍第一种。,D锁存器12页,24页波形,1.工作原理,原理与主从结构的触发器相同。,23页,22,CLK=1时，,CLK=0时，,TG1截止，TG2导通。锁存数据。,这是一个CLK=0有效的D锁存器（见前页图5.5.1(a)）。,（2）边沿D触发器,连成主从结构即可。,CLK=0时，,主触发器接收数据； Q1 D 从触发器保持。,CLK=1时，,主触发器保持；从触发器接收数据，且Q=(Q1 ) =D,请看主触发器：,TG1导通，TG2截止。 接收数据:Q1=D。,CMOS边沿D触发器工作原理：,（1）电平触发D锁存器,CLK=1有效,23,2.D触发器的特性表，特性方程，状态图和波形图,特性表：,特性方程：,Q*=D,状态图：,有异步输入端SD和RD的边沿DFF，用这样符号表示：,三角形表示边沿触发，上升沿触发；S、R端无圆圈表示高电平有效。,24,波形图：,如果D端值在上升沿时发生变化，则上升沿前的D数据有效。即向前看。,3.动作特点：,触发器的次态只取决于时钟信号上升沿（或下降沿）到达时刻的输入信号的状态。,回21页,与两个输入端的主从结构的触发器（JKFF,SRFF）比，这种DFF只有一个D输入端，没有“保持”功能，因此具有边沿触发的特点。,25,二.维持阻塞触发器（D触发器）,1.工作原理,CP=0时,触发器保持。且有：,CP上升沿时,电路按RSFF动作。注意到上式，,因此有 Qn+1=D,研究一下CP上升沿到来后的情况，以判断它是不是边沿触发器：,（1）若原来 D=0,则G4=0,使得D变为1无影响；,（2）若原来 D=1,则G4=1,但G3=0,使得D改变仍无影响；,将2号线称为置1阻塞线、置0维持线；,将1号线称为置1维持线、3号线称为置0阻塞线；,说明它是CP上升沿翻转的边沿触发器。,26,具有异步输入端和多输入端的维持阻塞D触发器,27,三.利用传输延迟时间的边沿触发器,CP=0时，电路保持，例如0状态；,CP变为1后，B，B两个门起作用，仍然保持；同时J,K的影响到达 P和P点：,CP下降沿到达时：,一方面B，B门被封锁，A，A门起作用；,另一方面，利用门G3、G4的延迟作用，P和P的值将维持一小段时间；,G3,G4门的延迟时间过后，P=P=1,但对状态无影响。,所以它是时钟下降沿翻转的边沿触发器。,28,第六节 触发器的逻辑功能及其描述方法,时钟触发器：在时钟信号作用下，根据输入信号改变状态的触发器。分为：,SRFF、JKFF、DFF、TFF、 FF。,一、触发器的逻辑功能,前三种已介绍过。下面介绍后两种。,1.T触发器,特性方程：,特性表：,状态图：,逻辑符号：,29,特性方程：,JKFF中，当J=K=T时，即为TFF（见上图）。 当T=1时成为TFF.,二、触发器逻辑功能表示方法,特性表，特性方程，状态图,波形图。这里不再介绍。,触发器的逻辑功能和触发方式 （结构）是两个不同的概念，一定要分清。,可用JKFF直接转换来：,2. 触发器,Q*=Q,（书中没有）。,30,三、触发器逻辑功能的相互转换（书中没有）,1.JKFF转换为DFF,转换方法留给同学思考。待学完第六章后，大家自然会明白（属于时序电路设计）。,2.DFF转换为,所以，任何结构的触发器都可实现各种不同的逻辑功能。如74LS109就是边沿JK触发器。可参考图5.6.6。,DFF转换为JKFF也容易实现，只要令：,D=JQ+KQ,由Q*=Q,和Q*=D,得D = Q,因为Q*= JQ+KQ,逻辑图同学可自己画。,31,四、触发器电路结构和触发方式的关系,触发器电路结构和触发方式有固定的对应关系，因为，触发方式是由电路结构决定的：,同步结构电平触发,主从结构脉冲触发,边沿结构边沿触发,五、触发器电路结构和逻辑功能的关系,二者无必然联系。一种结构可实现任何逻辑功能。,某种逻辑功能也可用各种电路结构实现。,本章完,32,74LS109就是维持阻塞结构的JK触发器。,回30,33,返回10,例5.3.1,34,