a集成电路设计基础.ppt
2019/6/16,1,集成电路设计概述,2019/6/16,2,目的,认识集成电路的发展历史、现状和未来 了解集成电路设计工艺 熟悉集成电路设计工具 培养集成电路设计兴趣,2019/6/16,3,主要内容,1.1 集成电路的发展 1.2 集成电路的分类 1.3 集成电路设计步骤 1.4 集成电路设计方法 1.5 电子设计自动化技术概论 1.6 九天系统综述,2019/6/16,4,集成电路,Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。,2019/6/16,5,集成电路芯片显微照片,集成电路芯片键合,2019/6/16,6,各种封装好的集成电路,2019/6/16,7,集成电路IC基本概念 -形状: 一般为正方形或矩形 -面积: 几平方毫米到几百平方毫米。面积增大引起功耗增大、封装困难、成品率下降，成本提高，可通过增大硅园片直径来弥补。 -集成度，规模: 包含的MOS管数目或等效逻辑门(2输入的NAND)的数量 1个2输入的NAND=4个MOS管,2019/6/16,8,-特征尺寸： 集成电路器件中最细线条的宽度，对MOS器件常指栅极所决定的沟导几何长度，是一条工艺线中能加工的最小尺寸。 反映了集成电路版图图形的精细程度，特征尺寸的减少主要取决于光刻技术的改进（光刻最小特征尺寸与曝光所用波长）。 -硅园片直径：考虑到集成电路的流片成品率和生产成本，每个硅园片上的管芯数保持在300个左右。 -封装： 把IC管芯放入管壳内并加以密封，使管芯能长期可靠地工作 为了适应高密度安装的要求，从扦孔形式（THP）向表面安装形式（SMP）发展， SMP优点是节省空间、改进性能和降低成本，而且它还可以直接将管芯安装在印制版电路板的两面，使电路板的费用降低60%。目前最多端口已超过1千个。,2019/6/16,9,一个圆片制造多个芯片,2019/6/16,10,MPW示意图,2019/6/16,11,1.1 集成电路的发展,集成电路的出现 1947-1948年：公布了世界上第一支（点接触）晶体三极管标志电子管时代向晶体管时代过渡。因此1956年美国贝尔实验室三人获诺贝尔奖 1950年：成功制出结型晶体管 1952年：英国皇家雷达研究所第一次提出“集成电路”的设想 1958年：美国德克萨斯仪器公司制造出世界上第一块集成电路（双极型-1959年公布） 1960年：制造成功MOS集成电路,2019/6/16,12,集成电路的发展,从此IC经历了： SSI -Small Scale Integration MSI-Medium Scale Integration LSI -Large Scale Integration 现已进入到： VLSI-Very Large Scale Integration ULSI-Ultra Large Scale Integration GSI -Grand Sale Integration,2019/6/16,13,集成电路的发展,表1 CMOS工艺特征尺寸发展进程,2019/6/16,14,集成电路发展的特点：,特征尺寸越来越小（45nm） 硅圆片尺寸越来越大（8inch12inch） 芯片集成度越来越大（2000K） 时钟速度越来越高（ 500MHz） 电源电压/单位功耗越来越低（0.6V） 布线层数/I/0引脚越来越多（9层/1200）,2019/6/16,15,摩尔定律,一个有关集成电路发展趋势的著名预言，该预言直至今日依然准确。 集成电路自发明四十年以来，集成电路芯片的集成度每三年翻两番 ，而加工特征尺寸缩小 倍。 即由Intel公司创始人之一Gordon E. Moore博士1965年总结的规律，被称为摩尔定律。,2019/6/16,16,集成电路单片集成度和最小特征尺寸的发展曲线,2019/6/16,17,IC在各个发展阶段的主要特征数据,2019/6/16,18,Intels CPU Year of introduction Transistors 4004 1971 2,250 8008 1972 2,500 8080 1974 5,000 8086 1978 29,000 286 1982 120,000 386 processor 1985 275,000 486 DX processor 1989 1,180,000 Pentium® processor 1993 3,100,000 Pentium II processor 1997 7,500,000 Pentium III processor 1999 24,000,000 Pentium 4 processor 2000 42,000,000,Intel 公司CPU芯片集成度的发展,2019/6/16,19,Intel 公司第一代CPU4004,电路规模：2300个晶体管 生产工艺：10um 最快速度：108KHz,2019/6/16,20,Intel 公司CPU386TM,电路规模：275,000个晶体管 生产工艺：1.5um 最快速度：33MHz,2019/6/16,21,Intel 公司最新一代CPUPentium® 4,电路规模：4千2百万个晶体管 生产工艺：0.13um 最快速度：2.4GHz,2019/6/16,22,集成电路今后的发展趋势,在发展微细加工技术的基础上，开发超高速度、 超高集成度的IC芯片。 利用先进工艺技术、设计技术、封装技术和测试技术发展各种专用集成电路(ASIC)， 特别是开发更为复杂的片上系统(SOC)，不断缩短产品上市时限，产品更新换代的时间越来越短。,2019/6/16,23,器件结构类型 集成度 使用的基片材料 电路的功能 应用领域,1.2 集成电路的分类,2019/6/16,24,按器件结构类型分类,双极集成电路：主要由双极型晶体管构成 NPN型双极集成电路 PNP型双极集成电路 金属-氧化物-半导体(MOS)集成电路：主要由MOS晶体管(单极型晶体管)构成 NMOS PMOS CMOS(互补MOS) 双极-MOS(BiMOS)集成电路：是同时包括双极和MOS晶体管的集成电路。综合了双极和MOS器件两者的优点，但制作工艺复杂。,2019/6/16,25,集成度：每块集成电路芯片中包含的元器件数目,按晶体管数目划分的集成电路规模,按集成度分类,2019/6/16,26,单片集成电路 是指电路中所有的元器件都制作在同一块半导体基片上的集成电路。在半导体集成电路中最常用的半导体材料是硅，除此之外还有GaAs等。 混合集成电路 厚膜集成电路 薄膜集成电路,按使用的基片材料分类,2019/6/16,27,数字集成电路(Digital IC)： 是指处理数字信号的集成电路，即采用二进制方式进行数字计算和逻辑函数运算的一类集成电路。 模拟集成电路(Analog IC)： 是指处理模拟信号(连续变化的信号)的集成电路， 通常又可分为线性集成电路和非线性集成电路 ： 线性集成电路：又叫放大集成电路，如运算放大器、 电压比较器、跟随器等。 非线性集成电路：如振荡器、定时器等电路。 数模混合集成电路(Digital - Analog IC) ： 例如 数模(D/A)转换器和模数(A/D)转换器等。,按电路的功能分类,2019/6/16,28,标准通用集成电路 通用集成电路是指不同厂家都在同时生产的用量极大的标准系列产品。这类产品往往集成度不高，然而社会需求量大，通用性强。 专用集成电路 根据某种电子设备中特定的技术要求而专门设计的集成电路简称ASIC，其特点是集成度较高功能较多，功耗较小，封装形式多样。,按应用领域分类,2019/6/16,29,“自底向上”（Bottom-up） “自底向上”的设计路线，即自工艺开始，先进行单元设计，在精心设计好各单元后逐步向上进行功能块、子系统设计，直至最终完成整个系统设计。在模拟IC和较简单的数字IC设计中，大多仍采用“自底向上”的设计方法 。 “自顶向下”（Top-down） 其设计步骤与“自底向上”步骤相反。设计者首先进行行为设计；其次进行结构设计；接着把各子单元转换成逻辑图或电路图；最后将电路图转换成版图。,1.3集成电路设计步骤,2019/6/16,30,VLSI数字IC的设计流图,模拟IC的设计流图,2019/6/16,31,全定制方法（Full-Custom Design Approach） 半定制方法（Semi-Custom Design Approach） 定制法 可编程逻辑器件（PLD：Programmable Logic Device）设计方法,1.4 集成电路设计方法,2019/6/16,32,全定制集成电路（Full-Custom Design Approach） 适用于要求得到最高速度、最低功耗和最省面积的芯片设计。 即在晶体管的层次上进行每个单元的性能、面积的优化设计，每个晶体管的布局/布线均由人工设计，并需要人工生成所有层次的掩膜（一般为13层掩膜版图）。对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小。,一、全定制方法,2019/6/16,33,全定制集成电路 优点： 所设计电路的集成度最高 产品批量生产时单片IC价格最低 可以用于模拟集成电路的设计与生产 缺点： 设计复杂度高/设计周期长 费用高 应用范围 集成度极高且具有规则结构的IC（如各种类型的存储器芯片） 对性能价格比要求高且产量大的芯片（如CPU、通信IC等） 模拟IC/数模混合IC,2019/6/16,34,二、半定制方法,半定制集成电路（Semi-Custom Design Approach） 即设计者在厂家提供的半成品基础上继续完成最终的设计，只需要生成诸如金属布线层等几个特定层次的掩膜。根据需求采用不同的半成品类型。,2019/6/16,35,半定制的设计方法 分为门阵列（GA：Gate Array）法和门海（GS：Sea of Gates）法两种： 门阵列（GA：Gate Array） 有通道门阵列：就是在一个芯片上将预先制造完毕的形状和尺寸完全相同的逻辑门单元以一定阵列的形式排列在一起，每个单元内部含有若干器件，阵列间有规则布线通道，用以完成门与门之间的连接。未进行连线的半成品硅圆片称为“母片”,半定制方法,2019/6/16,36,“母片”的示意图：,2019/6/16,37,门 海,门海（SOC：Sea-of-Gate） 无通道门阵列：也是采用母片结构，它可以将没有利用的逻辑门作为布线区，而没有指定固定的布线通道，以此提高布线的布通率并提供更大规模的集成度。 门海设计技术是把由一对不共栅的P管和N管组成的基本单元铺满整个芯片（除I/O区外），基本单元之间无氧化隔离区，布线通道不确定，宏单元连线在无用器件区上进行。,2019/6/16,38,门海示意图,门阵列生产步骤： （1）母片制造 （2）用户连接和金属布线层制造,2019/6/16,39,门阵列法设计流程图,2019/6/16,40,门阵列方法的设计特点： 设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。 不足：设计灵活性较低；门利用率低；芯片面积浪费。 门海方法的设计特点： 门利用率高，集成密度大，布线灵活，保证布线布通率。 不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。,2019/6/16,41,定制法包括： 标准单元（SC：Standard Cell） 积木块（BB：Building Block Layout） 1）标准单元法 概念：从标准单元库中调用事先经过精心设计的逻辑单元，排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路。 芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。,三、定制方法,2019/6/16,42,标准单元,2019/6/16,43,标准单元法与门阵列法比较,SC法设计流程与GA法相似，但有若干基本的不同点： (1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。 (2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行的。 (3) 门阵列设计时只需要定制部分掩膜版，而标准单元设计后需要定制所有的各层掩膜版。,2019/6/16,44,标准单元法与门阵列法相比的优点：,(1) 芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也没有无用的晶体管。 (2) 可以保证100的连续布通率。 (3) 单元能根据设计要求临时加以特殊设计并加入库内，因而可得到较佳的电路性能。 (4) 可以与全定制设计法相结合。在芯片内放入经编译得到的宏单元或人工设计的功能块。,2019/6/16,45,标准单元法也存在不足：,(1) 原始投资大：单元库的开发需要投入大量的人力物力；当工艺变化时，单元的修改工作需要付出相当大的代价，因而如何建立一个在比较长的时间内能适应技术发展的单元库是一个突出问题。 (2) 成本较高：由于掩膜版需要全部定制，芯片的加工也要经过全过程，因而成本较高。只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。,2019/6/16,46,2）积木块法(BB) 又称 通用单元设计法。与标准单元不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备调用。第二，它没有统一的布线通道，而是根据需要加以分配 。,通用单元法示意图,2019/6/16,47,BB单元： 较大规模的功能块（如ROM、RAM、ALU或模拟电路单元 等），单元可以用GA、SC、PLD或全定制方法设计。 BB布图特点： 任意形状的单元（一般为矩形或“L”型）、任意位置、无布 线通道。 BB方法特点： 较大的设计自由度，可以在版图和性能上得到最佳的优化。 布图算法 在发展中，通道不规则，连线端口在单元四周，位置不规则。,2019/6/16,48,四、可编程逻辑器件设计方法 （PLD：Programmable Logic Device ）,可编程逻辑器件： 这种器件实际上也是没有经过布线的门阵列电路，其完成的逻辑功能可以由用户通过对其可编程的逻辑结构单元（CLB）进行编程来实现。可编程逻辑器件主要有PAL、 CPLD、FPGA等几种类型，在集成度相等的情况下，其价格昂贵，只适用于产品试制阶段或小批量专用产品。,2019/6/16,49,可编程逻辑器件设计方法,概念： 用户通过生产商提供的通用器件，自行进行现场编程和制造，或者通过对“与”、“或”矩阵进行掩膜编程，构造所需的专用集成电路,四种简单PLD器件的比较,2019/6/16,50,几种集成电路类型设计复杂度及费用比较 Full Custom ， Standard Cell ， Gate Array ， Pogrammable Logic Device,从上至下 单片价格 ：上涨 开发费用 ：下降 设计复杂度 ：下降,2019/6/16,51,不同产量时成本与设计方法的关系,2019/6/16,52,1.5 电子设计自动化技术概论,随着IC集成度的不断提高，IC规模越来越大、复杂度越来越高，采用CAD辅助设计是必然趋势 。 第一代IC设计CAD工具出现于20世纪60年代末70年代初，但只能用于芯片的版图设计及版图设计规则的检查。 第二代CAD系统随着工作站(Workstation)的推出，出现于80年代。其不仅具有图形处理能力，而且还具有原理图输入和模拟能力 。 如今CAD工具已进入了第三代，称之为EDA系统。其主要标志是系统级设计工具的推出和逻辑设计工具的广泛应用。,2019/6/16,53,EDA设计工具的选择,EDAElectronic Design Automation -电子设计自动化。 随着集成电路工艺的变化及电路规模的迅速增大，集成电路的设计复杂度越来越高，现今成功的集成电路设计必须采用EDA工具，它是能够促进整个电子设计行业提高设计效率，并使设计人员的各种复杂工作变得比较容易进行的唯一有效手段。,2019/6/16,54,EDA设计工具的种类（图示）,2019/6/16,55,工作站平台上的主流EDA软件简介 ：,1）Candence EDA软件,Candence公司为IC设计者提供了丰富的设计工具，包括： 数字系统模拟工具Verilog-XL； 电路图设计工具Composer； 电路模拟工具Spectre(Analog Artist)； 射频模拟工具Spectre RF； 版图编辑器Virtuoso Layout； 布局布线工具Preview； 版图验证工具Dracula等,2019/6/16,56,2）Synopsys EDA软件,Synopsys公司在EDA业界以它的综合工具而称著。Synopsys提倡顶层设计。使用该公司的综合工具，现今已有八成的ASIC是由顶层设计的。它支持VHDL全集，允许概念级验证，可以自动生成特定工艺的门级网表。Synopsys公司2002年合并了Avant！公司之后，拥有了一系列深亚微米ASIC设计的专业化工具，包括优秀的模拟工具Hspice，使得底层设计能力得到了提升。,2019/6/16,57,3）Mentor EDA软件,具有EDA全线产品，包括： 设计图输入； 数字电路设计工具； 模拟电路分析工具； 数/模混合电路分析工具； 逻辑综合工具； 故障分析模拟工具； PCB设计； ASIC设计与校验； 自动测试矢量生成（ATPG）； 系统设计工具； 数字信号处理（DSP）工具； FPGA设计等。,2019/6/16,58,4）Zeni EDA软件,九天（Zeni）系统是熊猫（Panda）系统的改进版。 熊猫系统由我国在80年代后期自主开发，面向全定制和半定制大规模集成电路设计的EDA工具软件，是具有可支持10万元件规模设计能力的大型集成电路计算机辅助设计系统。 九天（Zeni）系统包含3个子系统，覆盖了集成电路设计的主要过程，包括： 基于语言的和基于图形的设计输入，各个级别的设计正确性的模拟验证（ZeniVDE）； 交互式的物理版图设计（ZeniPDT）； 版图正确性验以及CAD数据库 （ZeniVERI）。,2019/6/16,59,EDA的四大要素,系统 电路 工具（语言） 版图,2019/6/16,60,几个关键环节,系统建模 综合 验证 布图布线,2019/6/16,61,IC设计的两大方面,前端设计 后端设计,2019/6/16,62,1.6 九天系统综述,九天系统是一套完整的超大规模集成电路计算机辅助设计系统。它采用了分布式的、高效的数据统一管理方式，具有美观、方便的用户界面。为用户创造了一个开放的集成电路设计环境，支持基于VHDL、EDIF、GDSII、CIF、SPICE、CDL等多种标准的或通用的设计数据交换格式，可以方便地与Cadence、ynopsys 、Mentor等其它设计系统进行设计转换。 九天系统主要由三部分设计工具组成： ZeniVDE（Zeni VHDL/Verilog Design Environment）；ZeniPDT（Zeni Physical Design Tool）；ZeniVERI（Zeni Verify）。这些工具覆盖了从原理图输入到生成最终版图的集成电路设计全过程 。,2019/6/16,63,九天系统设计全定制IC基本流程,九天系统设计全定制IC基本流程,2019/6/16,64,1）ZeniVDE的设计流程,ZeniVDE设计流程图,2019/6/16,65,ZeniPDT设计流图,2）ZeniPDT的设计流程,2019/6/16,66,3）ZeniVERI的设计流程,ZeniVER验证流程图,2019/6/16,67,受到IC制造工艺极限条件和具体工艺要求的限制，IC版图设计在移交制造厂家前必须进行一系列的版图验证，以保确芯片的成品率。版图数据基本验证有： 设计规则检查（ DRC） 电气规则验证（ERC） 电路与版图一致性验证（LVS）,集成电路版图验证简介,2019/6/16,68,设计规则检查（ DRC）,包括最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。,2019/6/16,69,电气规则验证（ERC）,检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。,2019/6/16,70,电路与版图一致性验证（LVS）,从版图提取出的电路网表与从原理图得到的网表进行比较，检查两者是否一致。主要用于保证进行电路功能和性能验证之前避免物理设计错误。,
