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PCIe当今的发展状况如何？PCIe 发展历程PCIe 当今的发展状况如何？PCI SIG 在 2017 年 9 月批准了 PCIe Gen4 规范 1.0 版。PCIe Gen5 规范已在 2018 年 4 月底升级到 0.7 版，并预计在 2018 年 9 月发布 0.9 版。与 Gen4 相比，Gen5 规范的发展更加迅速。如今，大部分新的设计活动仍以 PCIe Gen3 或 Gen4 为中心，现在深入探讨 PCIe Gen5 设计还为时过早，所以目前我们将继续基于 PCIe Gen3 和 Gen4 进行探讨。在深入探讨之前，我要指出 PCIe Gen4 的一个有益特性，那就是它的时钟抖动计算与 Gen3 相同。唯一的区别在于 PCIe Gen4 的抖动限值为 500fs rms，而 Gen3 是 1ps rms。这意味着如果您使用 PCIe Gen3 的计算方法来计算时钟抖动，并且得到的结果低于 500fs rms，那么您就可以作为时钟使用PCIe Gen4 。PCIe 时钟 vs. 网络时钟我们首先从常用的 12kHz-20MHz 砖墙式滤波器开始，它时常与相位噪声分析仪 (PNA) 一起用于测量网络时钟，见图 1。线性纵坐标以 dBc/Hz 为单位（每个频率下的载波分贝），对数横坐标以 Hz 为单位。对于 PCIe 时钟，载波是 100MHz 的时钟。而以太网时钟通常使用 156.25MHz 的频率。由简要检查可知，12KHz 和 20MHz 间的“通频带”内无衰减，如 0dBc 的水平线所示。12KHz 和 20MHz 处的垂直线完全衰减了通频带外的频率。我们将这种垂直线称之为“砖墙式”滤波器。这意味着抖动计算能够包含通频带区域内的所有噪声且排除通频带外的所有噪声。这种滤波器对通频带内的所有噪声内容具有同样的敏感度。图 2 所示的是计算抖动前应用于 PCIe 时钟抖动的滤波器组合。PCIe Gen3 和 Gen4 时钟抖动是应用 64 个滤波器组合后获得的最差值。这个最差值必须低于规范限值。由图 2 可知，与图 1 中的 12KHz-20MHz 滤波器存在显著区别。最明显的区别是没有“砖墙”。并且在 1MHz 以下存在每十倍频程 20dB 的衰减。（说明：十倍频程是用对数尺度表达的 10 次幂104 到 105，105 到 106）。这种衰减适用于共用时钟系统，因为我们假定低频噪声是常见的，而且我们指定所有 PLL （时钟 PLL 和 TX/RX PLL ）来跟踪它。这意味着 PCIe Gen3 和 Gen4 与网络系统相比，共用时钟系统对低频时钟抖动不太敏感。此外，这也是为什么对于共用时钟系统，优异的 PCIe 时钟一般拥有相对较高的 12KHz-20MHz 的相位抖动。这也是为什么为共用时钟系统指定的时钟一般不能用于单独的时钟系统。（我们将在以后发表的文章中探讨这个话题）。下一个注意事项是 1MHz 以上的大部分噪声都能通过滤波器。实际上滤波器在 1MHz 以上时相当平坦。这意味着 PCIe Gen3 和 Gen4 通用时钟时序对高于 1MHz 的抖动最为敏感。PCIe 时钟抖动测量和网络时钟抖动测量间的另一个显著差异在图 2 中并不明显。我们使用数字采样示波器 (DSO) 而非 PNA 获取时钟周期或波形文件来计算 PCIe 时钟抖动。主要原因是因为 PCIe 时钟支持扩频，但网络时钟不支持。而且传统上 PNA 不能与在扩频状态的时钟共同工作。根据奈奎斯特定理 (Nyquist)，信号采样能混叠所有信息直至 f/2。那么对于 100MHz 的 PCIe 时钟，这意味着从 DSO 取得的文件包含了高达 50MHz 的有用信息。此外，这也意味着根据从 DSO 获取的数据进行的 PCIe 时钟抖动计算能一直计算到 50MHz。虽然在 1MHz 以上的滤波器大致在 -20dBc ，PCIe Gen3 和 Gen4 共用时钟抖动最敏感的范围是从 1MHz 一直到 50MHz ，如图 3 所示。