毕业设计（论文）-人脸识别系统硬件平台.doc

目 录摘要11 绪论21.1 人脸识别技术21.1.2 本课题研究的内容21.1.3 DSP 技术在图像处理中的应用22人脸识别系统硬件平台的方案设计32.1系统硬件平台的方案比较32.2系统设计中的关键问题32.2.1 DSP的发展32.2.2 定点 DSP 芯片 TMS320C6414 介绍52.2.3 FPGA芯片的选择63 系统硬件平台的设计73.1 系统硬件平台的框图73.2 视频输入模块设计83.2.1 模拟视频信号的采集83.2.3 AD9883 电路的接法84 系统外部存储器接口的设计94.1 SRAM 的选择94. 2 C6414外部存储器的接口设计104. 3 EMIFA接口扩展104.4 FPGA的配置的方法114.4.1 JTAG接口控制114.5 DSP 代码加载方式124.6 电源模块设计124.7 其它外围电路设计144.8 RS232串口通信模块144.9 D/A转换及VGA显示接口设计155 高速PCB板设计165.1 板级设计的基础理论165.1.1 PCB布局165.1.2 一般的布线规则165.1.3 高速布线规则175.1.4高速电路的过孔设计175.2电源层和地层的设计185.2.1电源和地的分配185.2.2电源和地的布线设计186 主要的工作及难点196.1 本设计的主要工作196.2遇到的难点207结束语20致谢20附录：22摘要 本论文讨论了人脸识别的硬件平台的搭建。人脸识别的硬件系统主要包括三个模块：图像采集模块、图像处理模块和数据输出模块。图像采集模块主要由摄像头和图像专用数模转换电路组成。专用图像A/D有三个模拟输入端分别接摄像头的R、G、B，分别转换摄像头输出的三种颜色的模拟信号。由于采集的图像是实时的，所以转换后的数据量非常大，系统使用了两路SRAM，组成“乒乓”式存储方式，采集的图像数据先缓存到其中一个SRAM中，当第一个SRAM存满后立即由FPGA切换到另外一个SRAM中，同时第一个SRAM就会经FPGA被读到DSP中进行处理，DSP把处理过的结果即人脸的生物特征值保存在FLASH存储器中，并把采集来的图像转换到VGA设备上以便实时显示采集到的图像内容，以作监视用。控制信号主要是系统对人脸识别正确与否时的相应提示信号，如语音等。关键词：人脸识别，数字信号处理器(DSP)，现场可编程逻辑门阵列(FPGA)，图像采集 Abstract: This thesis discusses the hardware platform structures of face recognition. The hardware system of face recognition consists of three main modules: image acquisition module, image processing module and the data output module. Image acquisition module mainly consists of camera and special digital-to-analog converter circuit of images. Special digital-to-analog converter circuit of images includes three analog input terminals that were received R, G, B of camera, and were converted output of the three colors of the analog signal to digital signal separately. Because the image is a collection of real-time, the conversion of data is very large, the system uses two parts of SRAM, formed a "ping-pong" memory, the image data collection firstly go to a cache SRAM, when the first one is full ,the image data switch to another SRAM by FPGA immediately. Meanwhile the first SRAM will be read through FPGA by the DSP processing, DSP store the result of the face value of biological characteristics in the FLASH memory, and convert the image acquisition to the VGA for real-time processing of image content, to use for surveillance. Control signal is mainly the face recognition system to correct the corresponding prompt signals, such as speech.Key words: Face Recognition, Digital Signal Processing, Field Programmable Gate Array, Image Acquisition1 绪论1.1 人脸识别技术 计算机人脸自动识别技术是利用计算机分析人脸图像，从中提取有效的识别信息，用来辨识身份的一门技术，它涉及到模式识别、图像处理、计算机视觉、生理学、心理学及认知学等诸多学科的知识。人脸识别技术与指纹识别、虹膜识别等其他基于生物特征的识别技术相比，有其独特的方便性、非接触性及准确性。人脸识别已成为当前模式识别和人工智能研究领域的一个重要课题，在公安刑侦中的罪犯身份识别、身份证件的验证、银行及海关等重要场所的监控、自动门禁系统等领域有着广泛的应用。 人脸识别包括动态人脸识别和静态人脸识别。人脸识别的过程一般可以描述为：给定一个静止或动态图像，利用已有的人脸数据库来确认图像中一个或多个人。目前较多的研究针对的是静态人脸识别，但动态人脸识别相比静态人脸识别有更广阔的应用前景，已成为这一领域发展的一个趋势。1.1.2 本课题研究的内容 由于本课题只研究人脸识别的硬件平台的搭建，关于非常复杂的人脸识别算法，则没有深入地考虑，这便于把更多的精力放在系统硬件平台的设计上。1.1.3 DSP 技术在图像处理中的应用随着 DSP（Digital Signal Processing，数字信号处理）技术的迅速发展，应用 DSP 的领域也越来越广泛。DSP 芯片的诞生更是推动了 DSP 技术在通信、计算机、自动控制、图像处理等领域的大量应用与发展。目前高性能的硬件图像处理系统基本上都是基于 DSP 芯片的。DSP 芯片一般具有如下一些主要特征：(1) 在一个指令周期内可完成一次乘加运算；(2) 程序和数据空间分开，可以同时访问指令和数据；(3) 片内的快速 RAM 通常可以通过独立的数据总线在两块中同时访问；(4) 具有低开销或无开销的循环和跳转硬件支持；(5) 具有在单周期内操作的多个硬件地址产生器；(6) 可以并行执行多个操作；(7) 支持流水线操作，使取指、译码和执行等操作可以重叠执行。这些特点决定了 DSP 芯片具有快速处理数据运算的能力。随着高性能 DSP芯片的不断推出，DSP 系统开发已经成为控制与实时处理领域发展的一个新热点。而图像处理领域对于处理速度的要求也越来越高，例如监控系统的处理要求能够实时完成，工厂中的生产线在线检测系统也要求能尽可能快地处理图像数据，总之在图像处理系统特别是动态处理系统中，处理速度始终是衡量性能的一个重要指标。DSP 芯片由于其特殊的硬件结构，具备强大的数据处理功能，并且处理速度很快，因此对图像处理有速度要求的系统可以广泛应用 DSP 芯片来实现。2人脸识别系统硬件平台的方案设计2.1系统硬件平台的方案比较目前的图像处理主要有基于 PC 微机的软件处理与硬件处理两种实现途径。基于 PC 微机进行的图像处理主要是运用软件对图像进行处理，其性能很大程度上依赖于软件算法的优劣以及 CPU 的处理能力，并且速个系统体积庞大，成本较高，而基于硬件的图像处理则没有这些缺点，本文就是研究人脸识别的硬件平台的设计。方案一：基于可编程逻辑器件FPGA的嵌入式系统，在FPGA中嵌入微处理器和相关外围电路来实现对图像的采集、处理、识别等功能。但算法处理并不是可编程逻辑的强项，因此用这种方式实现图像处理系统难度较大。方案二：采用DSP+FPGA组成系统采用 DSP +FPGA系统，进行图像处理和各种算法的实现，FPGA 电路与DSP 相连，利用DSP 处理器强大的I/O功能实现系统内部的通信。从DSP 角度看，FPGA相当于它的宏功能协处理器。外围电路辅助核心电路进行工作。DSP 和FPGA 各自带有RAM，用于存放处理过程所需要的数据及中间结果。FLASH ROM 中存储了DSP 执行程序和FPGA 的配置数据。这种设计方式比较灵活，并且 DSP 芯片处理数据的能力相对较强，由于其特殊的硬件结构，具备强大的数据处理功能，并且处理速度很快，在图像处理中可以充分发挥其特点。DSP + FPGA 系统最大优点是结构灵活，有较强的通用性，适合于模块化设计，从而能够提高算法效率；同时其开发周期较短，系统容易维护和扩展，适合实时信号处理。考虑图像的数据流非常庞大，而且对速度要求也很高，所以选择第二种方案。2.2系统设计中的关键问题(1) 由于系统比较复杂，对硬件的各种要求比较高，所以系统对各种芯片型号的选择尤其重要，需要非常全面地考虑。(2) 电源电路：系统中会出现各种芯片的工作电压不同，所以要有不同的电源转换电路，还要考虑模拟部分与数字部分间的相互干扰问题。(3) 系统的硬件需要合理地布局，并且要考虑（EMC）电磁兼容的问题等。2.2.1 DSP的发展 数字信号处理DSP ( Digital Signal Processing)是一门跨学科、应用面广的新兴学科。随着计算机技术的发展，DSP技术得到了广泛的应用。数字信号处理器DSP(Digital Signal Processors )目前己经成为很多领域嵌入式系统的核心器件，用来快速处理数字化信号，如音频、视频和传感器信号。DSP可以对数字信号流执行快速的数学运算，其运算能力是普通处理器所无法比拟的。这些数学运算包括简单的加、减法和乘法以及复杂的滤波算法和信号分析算法如快速傅立叶变换FFT ( Fast Fourier Transforms )和离散余弦变换DCT( Discrete Cosine Transforms )。其特点是实时、快速、数据运算量大。 1978年AMI公司发布了世界上第一个单片DSP芯片S2811，DSP芯片发展的一个重要里程碑1979年美国lintel公司发布的商用可编程器件2920。这两种芯片内部都没有现代DSP芯片所必须具备的单周期芯片。第一个具有乘法器的商用DSP芯片是1980年日本NEC公司推出的CPD7720。第一个采用CMOS工艺生产浮点DSP芯片的是日本的Hitachi公司，其1982年推出的浮点DSP芯片使DSP处理的吞吐量发生了一个大的飞跃。1983年日本Fujitsu公司推出的MB8764，其指令周期为120ns，具有双内部总线。第一个高性能的浮点DSP芯片是AT&T公司1984年推出的DSP32。在众多的DSP芯片种类中，最成功的是美国德克萨斯仪器公司TI（Texas Instruments）的系列产品。TI公司在1982年成功推出启迪一代DSP芯片TMS32010及其系列产品TMS32011, TMS32C10/C14/C15/C16/C17等之后相继推出了第二代DSP芯片TMS32020，TMS320C25/C26/C28，第三代DSP芯片TMS32C30/C31/C32，第四代DSP芯片TMS32C40/C44，第五代DSP芯片TMS32C50/C51/C52/C53以及集多个DSP于一体的高性能DSP芯片TMS32C80/C82等。自1980年以来，DSP芯片的发展可谓突飞猛进，DSP芯片的应用也越来越广泛。从运算速度来看，MAC(一次乘法和一次加法)时间已经从80年代初的400ns （如TMS32010)降低到0.25ns(如TMS32C6414 )，处理能力提高了1600多倍。DSP芯片的引脚数量从1980年的最多64个增加到现在的200个以上，封装形式也有所变化，引脚数目多的大都采用BGA封装。引脚数量的增加，意味着结构灵活性的增加。此外DSP芯片的发展，使DSP系统的成本、体积、重量和功耗都有很大程度的下降。TMS320 DSP系统发展历程如图2.2.1所示： 图2. 2. 1 DSP TMS320系列发展历程 与标准微处理器相比，DSP有许多相同的地方：以ALU为核心的CPU、地址和数据总线、RAM、 ROM以及I/O端口。但是DSP在体系结构上与通用微处理器有很大的区别： 哈佛结构： DSP采用代码和数据总线分开的“哈佛结构”，哈佛结构的主要特点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址，独立访问。与两个存储器相对应的是系统中设置了程序总线和数据总线，从而使数据的吞吐率提高了一倍。由于程序和存储器在两个分开的空间中，因此取指和执行能完全重叠； 流水线操作： DSP芯片采用流水线以减少指令执行的时间，从而增强了处理器的处理能力。处理器可以并行处理二到四条指令，每条指令处于流水线的不同阶段。如图3.1.2示 给出了一个三级流水线操作的例子：取指N N-1 N-2译码N-1 N N-2执行N-2 N-1 N图3.1.2三级流水线操作 专用的硬件乘法器： 信号处理算法往往大量用到乘加运算MAC（multiply-accumulate ), DSP有专用的硬件乘法器，可以在一个时钟周期内完成MAC运算； 特殊的DSP指令： DSP芯片采用特殊的指令； 快速的指令周期： 目前TT公司的TMS320C6000系列及TMS320C5000系列的芯片的最高工作主频己经达到1GHz。指令周期己经降到了1ns； 快速的指令周期、哈佛结构、流水线操作、专用的硬件乘法器、特殊的DSP指令再加上集成电路的优化设计可使DSP芯片的指令周期在2ns以下； 地址发生器： DSP有专用的硬件地址发生单元，可以支持许多信号处理算法所要求的特定数据地址模式。包括前(后)增(减)、环状数据缓冲的模地址以及FFT的比特倒置地址。地址发生器单元与主ALU和乘法器并行工作，进一步增加了DSP可以在一个时钟周期内可以完成的工作量； 高速内部存储器： 许多DSP提供了适量的片内程序和数据存储器。其容量可以满足许多信号处理应用程序所需。除此之外，大多数DSP都可以直接与快速SRAM或者SDRAM无缝连接而无需任何接口逻辑； 低等待时间中断： 许多DSP允许中断仅用几条指令来处理，无需或者只需很小保存现场所需的软件开销。DSP常常包含如下片内外部设备：多个DMA通道，数据可以在外设和存储器间快速转移而不需要或者只需要很少的处理器监控； HPI主机接口，DSP可以接到标准微处理器上，微处理器处理日常工作或者负责监督任务； 扩展存储器EMIF接口，为各种存储单元提供了无缝接口； 中断选择，C6000DSP可以选择12个可执行中断； 多通道缓冲串口McBSPS，支持全双工工作模式，双缓冲数据寄存器确保了数据流的连续收/发时钟独立。 运算速度是衡量DSP芯片的一个最重要的性能指标，也是选择DSP芯片时所需要考虑的一个主要因素。DSP芯片的运算速度主要可以用以下几种性能指标来衡量： 指令周期：即执行一条指令所需要的时间，通常以ns为单位。 MAC时间：即执行一次乘法和一次加法所需要的时间。 FFT执行时间：即运行一个N点FFT程序所需的时间。 MIPS：即每秒执行百万条指令。2.2.2 定点 DSP 芯片 TMS320C6414 介绍DSP 芯片按工作的数据格式来分类，可分为定点 DSP 芯片与浮点 DSP 芯片。定点 DSP 实现的是定点数据运算，浮点 DSP 实现的是浮点数据运算。定点 DSP芯片的运算速度较快，而浮点 DSP 芯片运算速度则相对较慢。在一些动态范围不大，并且对精度要求不高的浮点运算中，我们也可以采用定点 DSP 来完成浮点运算，但需要对定点 DSP 进行定标。用定点 DSP 实现浮点运算的精度相对较低，但运算速度会比较快。因此，对于定点 DSP 与浮点DSP 芯片的选用，需要根据系统对于运算的速度和精度方面的要求来决定。考虑到本系统中人脸检测与定位算法中浮点运算相对较少并且没有太严格的精度要求，一些浮点运算可以运用相关的技术转换成定点运算，加上系统对处理的实时性要求，我们决定采用定点 DSP 芯片来实现人脸检测与定位算法。TMS320C6414 是 TI 开发的定点 DSP 芯片，它的硬件结构如图3.1.3所示。 图3.1.3 TMS320 C6414 内部结构 主要接口有：EMIFA （64位线宽）EMIFB （16位线宽）EDMA （64）HPI （32位到16位可设）3个McBSPs 3个32位的定时器16个通用I/O口(GPIOs)2.2.3 FPGA芯片的选择 目前的FPGA种类非常多。主要的生产厂家有Xilinx, Altera和Lattice等。根据对查询的相关资料的分析，并参照己有的商业化RS编解码软核确定了FPGA器件的几个主要指标： (1) 等效门数大约IO万门；内部RAM不小于32Kbits (2) 频率>50Hz (3) 具有丰富的I/O资源，能够连接多个外部设备 (4) 性价比比较好根据上述的选型原则，我们采用了Cyclone系列的EP1C6芯片。Cyclone系列器件是Altera公司推出的中等密度的FPGA，采用0.13微米全铜SRAM工艺，容量从2,910个逻辑单元到20,010个逻辑单元，1.5V内核电压，本设计中使用EP1C6 主要用来对外围器件的控制、SRAM的读写和配合DSP芯片的工作。而对图像的处理及算法等则由DSP芯片来完成。这样可以充分地发挥FPGA和DSP各自的优点，以提高整个系统的性能。3 系统硬件平台的设计3.1 系统硬件平台的框图基于以上种种考虑，系统最终结构如图3.1所示：人脸识别的硬件系统主要包括三个模块：图像采集模块、图像处理模块和数据输出模块。图像采集模块主要由摄像头和图像专用数模转换电路组成。专用图像A/D有三个模拟输入端分别接摄像头的R、G、B，分别转换摄像头输出的三种颜色的模拟信号。由于采集的图像是实时的，所以转换后的数据量非常大，需要外接或在FPGA内部开辟一定容量的RAM以保证图像信号的完整性。在这里，系统使用了两路SRAM，组成“乒乓”式存储方式，采集的图像数据先缓存到其中一个SRAM中，当第一个SRAM存满后立即由FPGA切换到另外一个SRAM中，同时第一个SRAM就会经FPGA被读到DSP中进行处理，DSP把处理过的结果既人脸的生物特征值保存在FLASH存储器中，并把采集来的图像转换到VGA设备上以便实时显示采集到的图像内容，以作监视用。控制信号主要是经系统对人脸识别正确与否时的相应提示信号，如语音等。FPGA 图 像 专 用AD摄像头GBRSRAM ISRAM IID S PPC机系统时钟分配电路系统电源电路受控单元SDRAMFLASHRS232VGA 图3.1 系统硬件框图3.2 视频输入模块设计3.2.1 模拟视频信号的采集视频信号的采集电路很多，其基本工作方法可分为两种：独立采集法和处理器采集法。前者采用专用图像采集器件，自动完成图像采集、存储器地址生成以及图像数据的存储和刷新，除了对采集模式进行设定外，处理器不参与采集过程，这种方法的特点是采集过程不占用CPU的时间、实时性好、适合活动图像的采集，但电路较复杂，成本较低。而后者采用普通视频AD转换器和帧存储器实现图像的采集，整个采集过程在CPU的控制下完成，由CPU启动AD转换、读取AD转换数据、将数据存入帧存储器等，其特点是占用CPU的时间、实时性差，不适合视频图像的实时采集，但电路简单、成本低。本系统采用第一种方案，即采集电路由专用图像采集器件AD9883电路等组成。3.2.2 视频专用A/D芯片AD9883结构特点：（1） 最大为140M的转换速率；（2） 300MHz模拟带宽，分辨率最大可支持到（1280 X 1024）刷新频率在75Hz的情况下；（3） 低功耗，500mW。3.2.3 AD9883 电路的接法 从彩色摄像头传输过来的R、G、B分量的模拟视频信号和行、场同步信号接到视频专用A/D芯片AD9883的输入端上，经过转换，AD9883输出三路8位的数字信号：分别为R0.7、G0.7、B0.7以及同步信号等。AD9883的控制方式是通过IIC与FPGA进行通信的，从而实现了FPGA对图像各个参数的实时控制，以达到所采集的信号最好。AD9883 电路的接法如图4.1.3所示： 图3.2.3 AD9883的接口电路4 系统外部存储器接口的设计4.1 SRAM 的选择与图像处理有关的 SRAM 参数主要是 SRAM 的读写速度和容量。在容量方面，系统采用的图像的大小占用 256K 字节的空间，所以 SRAM 的容量至少要为 256K 字节。在读写速度方面，目前的 SRAM 的读写速度一般为 12ns，15ns，20ns 或者更慢，由于 SRAM 的读写速度直接影响到整个系统的系统时钟，所以，SRAM 读写速度的选择应该越快越好。本系统的设计选用了两片 CYPRESS 公司的 CY7C1041BV33-12，芯片容量为256K 字节，读写速度可达到 12ns。 由于图像的数据量很大，所以系统采用两片SRAM组成“乒乓”式的读写模式，FPGA把采集来的数据先存在第一个SRAM中，当第一个SRAM存满后，由FPGA快速切换到第二片SRAM中，同时，FPGA再从已经存满数据的第一片SRAM中读取数据，因为读数据的时间总是小于写数据的时间的，所以不会产生冲突。这样便解决了数据的高速采集的问题。具体电路如图4.2.1所示。 图4.2.1 双SRAM与FPGA的接口电路4. 2 C6414外部存储器的接口设计 DSP在处理数据时，会产生大量的中间计算结果，虽然6414内部有较大的存储器，但考虑到DSP在工作时，内部存储器有一部分已经用作程度存储空间了，还考虑以后系统的升级，显然仅使用片内存储器是不够的，所以需要对C6414进行外部存储器扩展。C6414访问片外存储器时必须通过外部存储器接口(EMIF ) ，C6416有一个64位宽的EMIFA接口和一个16位的EMIFB接口，而且它可以自动完成外部访问低于64bit ( EMIFA)或者低于16bit ( EMIFB)数据打包和解包的处理。在此设计中分别用他们来扩展SDRAM和FLASH存储器。4. 3 EMIFA接口扩展 C6414的EMIFA接口提供64bit宽度的外总线数据接口；有最高1024M的寻址能力；它的时钟可以选择为CPU时钟的四分频、六分频或者外部时钟输入；增加PDT信号支持外部设备到外部设备之间的传输；它支持与SDRAM进行无缝接口。此系统中扩展了两片SDRAM芯片，单片容量为64Mbit，芯片的型号是MT48LC2M32B2，设计中采用100MHZ的EMIFA时钟，每秒钟能完成大约800Mbit的数据传输，完全满足项目的要求。C6414的EMIFA可以灵活的设置SDRAM地址的结构参数，包括列地址数目(页的大小)、行地址数目(每个bank中页的数量)以及存储体的数量(打开的页面数量)。 闪速存储器(Flash Memory)是一种新型半导体存储器，它的主要特点是在不加电的情况下能长期保持存储的信息。就其本质而言，Flash Memory属于EEPROM类型，它既有ROM的特点，又有很高的存取速度，而且易于擦除和重写，功耗很小。在本系统中FLASH作为DSP对人脸识别后的结果参数的存储载体，存储的主要是JEPG格式和一些参数值。4.4 FPGA的配置的方法 Cyclone系列的EP1C6器件配置分为两大类：主动配置方式和被动配置方式。主动配置由器件引导配置操作过程，它控制着外部存储器的初始化过程；而被动配置由计算机或控制器控制配置过程。根据数据线的多少将Cyclone系列的EP1C6器件配置又分为并行配置和串行配置两类。此设计采用常用的串行专用配置芯片EPC1来对FPGA配置。为了系统调试的需要，此系统还增加了JTAG口，以方便EP1C6仿真调试。具体电路如图4.3所示。 图4.3 EP1C6配置电路接口4.4.1 JTAG接口控制JTAG （Joint Test Action Group）是一种国际标准测试协议，主要用于芯片内部测试。 JTAG接口也通常用于对芯片进行在线编程或进行仿真，现有的大多数DSP, FPGA等都支持JTAG协议。TMS320C6414 提供的JTAG端口包含7个信号，如表4-1所示：表4-1信号描述TMSTest mode selectTDITest data inputTDOTest data outputTCKTest clock/TRSTTest resetEMU 0Emulation pin 0EMU 1Emulation pin 1JTAG接口如图4.3.1示： 图 4.3.1JTAG接口的各引脚功能其中仿真信号EMU0 与EMU1 用来选择DSP进行仿真操作还是边界扫描操作，EMU0=0 ，EMU1=0 为边界扫描模式，EMU0=1， EMU1=1 为仿真模式。在本设计中，我们将 EMU0 与 EMU1 通过上拉电阻接高电平，选用常规的仿真操作模式。仿真器是我们经常用来对 DSP 系统进行仿真的工具。仿真器的接口与 DSP的 JTAG 端口兼容，几乎不需要任何外围器件就可以直接相连，利用配套的驱动程序就能进行系统仿真。4.5 DSP 代码加载方式DSP 芯片在复位完成后，需要进行代码的加载，然后系统才能够正常运行并实现特定的功能。加载方式（或称启动模式 Boot Mode）可由用户进行选择，它决定了 DSP以何种方式启动。TMS320C6414 的 DSP 代码加载方式有三种。第一种是 NO BOOT，即无需加载，CPU 从 DSP 中地址 0 的代码开始直接运行；第二种是从 DSP 的 CE1 存储空间所接的 ROM 启动并加载代码，外部 ROM中存放的代码被自动复制到 DSP 中地址0开始的存储空间，然后再从地址 0 开始运行；第三种是从 HPI 启动和加载。利用连接到 DSP 的 HPI 接口的主机处理器在DSP 复位结束前初始化 DSP 的存储空间。一般系统采用的是后两种方式，第二种启动方式在脱机运行的 DSP 系统中非常常见，代码只能存放在外接的 ROM 中，可以通过编程器修改 ROM 中的代码来改变系统的功能。本系统是脱离PC机而独立运行的系统，因此采用外部ROM加载方式， 这种方式可以脱机运行，DSP的代码要先加载到ROM中，每次开机运行时，DSP先从外部ROM的数据复制到DSP的内部存储器中后，再运行程序。4.6 电源模块设计 电源模块是一个系统性能优越最直观的体现，有的系统虽然有设计了电源接口，但是由于电源模块设计的较差，可能板上有些电压根本不能达到要求而无法正常工作，或者就是系统功耗非常大，非常耗电等等，因此电源模块的设计非常重要。 设计电源模块不仅要满足系统平台上各个部分的供电需要，更加要考虑到功耗、成本等因素。目前的电源部分的设计有三种方式。 （1）采用低压差线性稳压芯片 线性稳压芯片是一种最简单的电源转换芯片，基本上不需要外围元件。使用方便、成本低、纹波小、无电磁干扰。但是传统的线性稳压器，如78xx系列都要求输入电压要比输出电压高2V-3V以上，否则不能正常工作，所以78xx系列已经不能够满足3.3V电源设计的要求。许多电源芯片公司推出了低压差线性稳压器LDO(Low Dropout Regulator)。这种电源芯片的压差只有1.3V-0.2V，可以实现5V转3.3V/2.5V, 3.3V转2.5 V/1.8V等要求。 （2) 开关电源开关电源也是实现电源转换的一种方法，效率很高，功耗很小，但设计要比使用线性稳压器复杂得多，目前开关电源的价格也非常昂贵，一般电流很小的设备都是不采用开关电源的。不过对于大电流高功率的系统，则较多采用开关电源。（3) 电阻分压 这种方法简单、成本低，但是分压输出受负载大小影响，不推荐在低压系统中使用。本系统中含有电源3.3V、1.5V和1.4V，它们分别用来对FPGA和DSP 的I/O供电和对它们的内核供电： C6414需要1.4V（600MHz）和3.3V两种电源，EP1C6需要1.5V内核电压和3.3 V的I/O电压。其它外围设备的供电电压都为3.3V。因此系统的供电需要分块进行。 为了降低芯片功耗，近年来推出的DSP芯片大部分采用低电压供电方式，并且采用内核电压和I/O电压分开的方式。 C6414芯片的工作电压为3.3V和1.4V (600MHz )。其中，1.4V是为该器件的内核供电的电压，包括CPU和所有的外设逻辑。外部I/O仍然采用3.3V电压，这样可以直接与外部低压器件接口。 在本设计中，因为是双电压供电，主要需要考虑上电顺序的问题。理想情况下，电源的核电压CVdd应先于I/O电压DVdd上电，关断时核电压CVdd应晚于I/O电压DVdd断电。但在DVdd先上电的情况下，应保证DVdd不大于CVdd 2V，而且整个上电过程应在25ms内完成。这样要求的原因在于，如果CVdd先于DVdd上电，只是芯片周边输入输出无效，对于芯片本身没有损害，但如果次序相反，则芯片的缓冲和驱动部分将处于一个未知的状态，容易对芯片造成损害。 考虑到供电电压的稳定性、功率输出、芯片之间的兼容性，我们选择TI公司生产的电源芯片TPS54310分别为C6414和EP1C6供电。TPS54310电源芯片的输出电压可以在0.9V-3.3V之间任意选择，电压输出由用户设计的滤波电路中电阻电容的排列和参数选择决定。本次设计的电源芯片滤波电路的设计如图EP1C6的电源电路与C6414的电源电路类似。 为了解决上电次序地问题，我们把1.4V模块的电源输出有效引脚FG连接到3.3V块的允许电压输入引脚EN。在这种连接方式下，只有当1.4V电压有效之后，3.3V电压才开始上电，这就保证了C6414的内核电压先于I/O电压上电。电源电路如图4.4.1所示。 图4.5 电源芯片TPS70351 的电路4.7 其它外围电路设计（1）时钟电路设计 在DSP系统中，时钟电路是处理数字信息的基础，同时它也是产生电磁辐射的要来源，其性能好坏直接影响到系统是否正常运行，所以时钟电路在数字系统设计中占有至关重要的地位。时钟电路的设计主要有三种：晶体电路、晶振电路、可编程时钟芯片电路。 晶体电路 晶体电路最为简单，只需晶体和2个电容，但驱动能力差，不能提供多个器件使用，频率范围小(20k-60MHz)，使用时须注意配置正确的负载电容，以使输出的时钟频率精确、稳定。 晶振电路 晶振电路频率范围宽(1-400MHz )，驱动能力强，可为多个器件使用。但由于晶振频率不能改变，多个独立的时钟需要多个晶振。另外在使用晶振时，要注意时钟信号电平，一般晶振输出信号电平为5V或3.3V。 可编程时钟芯片 可编程时钟芯片电路由可编程时钟芯片、晶体和2个外部电容构成。有多个时钟输出，可产生特殊频率值，适用于多个时钟源的系统，驱动能力强，频宽最高可达200MHz，输出信号电平一般为 5V或3.3V。此设计的系统中需要多个时钟输入，EMIF采用100MHz,C6414 的主频采用50MHz的12倍频。而且对时钟质量要求很高，所以从时钟的质量和成本两方面折中考虑，设计中选取了使用可编程时钟芯片的方法来设计时钟电路。选取的芯片为CY22381。4.8 RS232串口通信模块 RS232接口最初并非专为PC机通信所开发，它所针对的是更广域的通信接口应用，因此在实际应用中使用最为广泛，并且由于其价格便宜、编程容易，所以在相当长时间内，还可能与USB, FireWire等这些新标准接口并存。 RS232接口连接器可使用9针外壳和25针外壳，它们都有9个异步通信电压信号脚，25针串口还另有9个20mA电流环信号脚、6个空(保留)脚和1个保护地脚。本设计在实际应用中使用了9针 RS232标准串口。 异步通信电压信号各引脚具体说明如下： (1) DSR数据设置准备好，有效状态表明MODEM处于可使用的状态。 (2) DTR数据终端准备好，有效状态表明数据终端可以使用。 (3) RTS请求