等精度数字频率计设计毕业设计论文.doc

东华理工大学毕业设计（论文） 摘 要 I 毕毕 业业 设设 计（论计（论 文）文） 题目：等精度数字频率计的设计题目：等精度数字频率计的设计 Title: Equal Precision Frequency MeterPlan 毕业设计（论文）原创性声明和使用授权说明毕业设计（论文）原创性声明和使用授权说明 原创性声明原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师 的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以 标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究 成果，也不包含我为获得 及其它教育机构的学位或学历而 使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均 已在文中作了明确的说明并表示了谢意。 作 者 签 名： 日 期： 指导教师签名： 日 期： 使用授权说明使用授权说明 本人完全了解 大学关于收集、保存、使用毕业设计（论文） 的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本； 学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与 阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论 文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名： 日 期： 学位学位论论文原文原创创性声明性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研 究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文 不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研 究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完 全意识到本声明的法律后果由本人承担。 作者签名： 日期： 年 月 日 学位学位论论文版文版权权使用授使用授权书权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定， 同意学校保留并向国家有关部门或机构送交论文的复印件和电子版， 允许论文被查阅和借阅。本人授权 大学可以将本学位 论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩 印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期： 年 月 日 导师签名： 日期： 年 月 日 摘 要 频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰 能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越 受到重视。本课题的等精度数字频率计设计，采用当今电子设计领域流行的 EDA 技术，以 CPLD 为核心，配合 AT89C51 单片机，采用多周期同步测频原理， 实现了 0.1Hz-50MHz 信号频率的等精度频率测量，此外，该系统还可以测方波 信号宽度及高、低电平的占空比。 基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在 实用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个 测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计 了一种数字频率计，由于采用了屏蔽驱动电路及数字均值滤波等技术措施，因 而能在较宽定的频率范围和幅度范围内对频率，周期，脉宽，占空比等参数进 行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数 字频率计的测量算法，提出了基于 CPLD 的数字频率计的设计方案。给出了该 设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量 精度。 设计中用一块复杂可编程逻辑器件 CPLD(Complex Programmable Logic Device)芯 片 EPM7128SLC84-15 完成各种时序逻辑控制、计数功能。在 Quartus II 平台上， 用 VHDL 语言编程完成了 CPLD 的软件设计、编译、调试、仿真和下载。用 AT89C51 单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运 算处理、键盘扫描和控制数码管的显示输出。系统将单片机 AT89C51 的控制灵 活性及 CPLD 芯片的现场可编程性相结合，不但大大缩短了开发研制周期，而且 使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。 关键词关键词 等精度测量； 单片机； 频率计； 闸门时间 东华理工大学毕业设计（论文） ABSTRACT II ABSTRACT In the field of electronic measurement, the frequency checking is one of mostfundamental and critically important measuring methods. Because frequency signal, whichis easily transported, has strong resistance to the disturbance and can be measured withhigh precision, research on the method by measuring frequency have more and moresignificance in the real application. Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation, but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unified the monolithic integrated circuit technical design one kind of numeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in compared in the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and so on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorithm, proposed based on the CPLD digital frequency meter design proposal. Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the high frequency measurement precision. During the design, a chip EPM7128SLC84_1 S in CPLD fulfills timing logic control and count function. Under the flat of Quartus II，through VHDL language CPLD software design compilation debug, simulation and download can be carried out. By use of the AT89C51 single chip computer as the main controlling parts, the AT89C51 realizes test signal control keyboard scan and output display of LED. The system combines the control flexibility of AT89C51 with programmable performance of CPLD，so not only can it shorten the period of the development and research，but also has the advantages of compact structure little volume high reliability wide scope and high precision. Keywords： Precision survey; monolithic integrated circuit; frequency meter, strobe tim 东华理工大学毕业设计（论文） 目录 1 目目 录录 摘摘 要要.I ABSTRACT.II 第一章第一章 绪绪 论论.1 1.1 背景1 1.2 研究内容及相关技术 1 1.3 测量原理2 第二章第二章 总体设计思路总体设计思路3 2.1 多周期同步测量方法 3 2.2 等精度测量原理 3 2.3 设计要求6 第三章第三章 硬件电路设计硬件电路设计6 3.1 系统顶层电路设计 6 3.2 设计总体思路及原理 7 3.2.1 CPLD 的结构与功能介绍.7 3.3 等精度数字频率计项目设计方案 7 3.3.1 等精度数字频率计的设计.7 3.3.2 等精度数字频率计主要由以下几个部分组成 .8 3.3.3 系统的基本工作方式如下.9 3.3.4 CPLD/FPGA 测频专用模块的 VHDL 程序设计 .9 3.4 单片机主控模块 15 3.4.1 AT89C51 单片机性能.15 3.4.2 单片机控制电路.17 3.5 输入信号整形模块 19 3.6 外围电路设计19 3.6.1 键盘接口电路.19 3.6.2 显示电路.20 3.6.3 电源模块.21 3.6.4 其它电路.21 第四章第四章 软件部分软件部分.22 4.1 QUARTUS II 概述22 4.2 QUARTUS II 使用 VHDL 实现系统功能的全过程.23 4.2.1 电子系统的设计方法.23 4.2.2“自顶向下”与“自底向上”的设计方法24 4.2.3 VHDL 语言简介.25 4.2.4 本系统 CPLD 模块的顶层设计.26 3.4 单片机的汇编语言编程 26 东华理工大学毕业设计（论文） 目录 2 4.4.1 单片机主程序.26 4.4.2 测频、测周期、测脉宽及测占空比子程序.27 第五章第五章 实验测试及误差分析实验测试及误差分析 29 5.1 实验测试及误差分析 29 5.1.I 实验测试的方法.29 5.1.2 系统的硬件验证.29 5.1.3 误差分析.29 第六章第六章 实验仿真结果实验仿真结果31 6.1 硬件试验情况31 6.2 仿真结果31 第七章第七章 设计总结设计总结.33 致致 谢谢34 附录附录 参考文献参考文献.35 东华理工大学毕业设计（论文） 绪论 1 第一章第一章 绪绪 论论 1.11.1 背景背景 频率的概念就是 1S 时间内被测信号的周期个数，最直接的测量方法就是单位 时间内计数法，这种方法比较适合高频测量。低频通常用测周期法。这两种方 法的测量精度不固定，与被测信号的范围相关。 等精度频率测量法融合以上两种方法的优点，可兼顾低频与高频信号;但较以 上两种方法而言，等精度频率测量有较高的测量精度，且误差不会随着被测信 号频率的改变而改变。 测频一直以来都是电子和通讯系统工作的重要手段之一。高精度的测频仪和 频率发生器有着广泛的市场前景。以往的测频仪都是在低频段利用测周的方法、 高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该测频仪利 用等精度的测频原理，保证了整个测试范围内恒定的测试精度。 伴随着我国航空航天、电子、自动化测量、测控等领域的高速发展，对信号 的测量也越来越多的，应用在以上的各个领域。而且随着小数点后面数字的不 断增多，对被测信号的精度的要求也随之提高。等精度数字频率计就是为满足 以上要求应运而生的高科技产物。 1.21.2 研究内容及相关技术研究内容及相关技术 CPLD 的原理、开发步骤 基于 Quartus II 和 VHDL 的自顶向下，模块化的数字电子系统开发 CPLD 与单片机、DSP 等器件的协作开发技术 等精度数字频率计原理与设计 该测频系统的设计扬弃了传统的自下而上的数字电路设计方法，采用先进的 EDA 技 术及自上而下的设计，把资源丰富、控制灵活及良好人机对话功能的 AT89C51 单片机和具 有内部结构重组、现场可编程的 CPLD 芯片完美的相结合起来，实现了对 0. 1Hz-70MHz 信号频率的等精度测量。由于 CPLD 具有连续连接结构，易于预测延时，使电路仿真会更 加准确，且编程方便，速度快，集成度高，价格低，从而使系统研制周期大大缩短，产品 的性能价格比较高。CPLD 芯片采用流行的 VHDL 语言编程，并在 Quartus II 设计平台上 实现了全部编程设计，单片机采用底层汇编语言编程，可以精确地控制测频计数闸门的开 东华理工大学毕业设计（论文） 绪论 2 启和关闭，从而进一步提高了测量精度。该数字频率计的设计及实现也具有良好的应用价 值和推广前景。后面几章将对系统的软硬件设计进行详细论述。 1.31.3 测量原理测量原理 传统的测频原理是在一定的时间间隔内测某个周期信号的重复变化次数 N，其频 率可表示为 f=N/T，其原理框图见图 1-1。这种测量方式的精度随被测信号频率的变 化而变化。 脉脉冲冲形形成成电电路路闸闸门门电电路路计计数数译译码码器器 门门控控电电路路 时时基基信信号号发发生生器器 图1-1 传统测频原理框图 当方波预置门控信号由低变为高电平时，经整形后的被测信号上升一沿启动 D 触发器， 由 D 触发器的 R 端同时启动可控计数器 CNT1 和 CNT2 同时计数，当预置门为低电平时， 随后而至的被测信号使可控计数器同时关闭。设 FX 为整形后的被测信号，FS 为基准频率 信号，若在一次预置门高电平脉宽时间内被测信号计数值为 Nx,基准频率计数值为 Ns，则 有: FX= (FS/Ns) Nx 东华理工大学毕业设计（论文） 总体设计思路 4 第二章第二章 总体设计思路总体设计思路 2.1 多周期同步测量方法 等精度测量就是多周期同步测量法的一种衍生。多周期同步测量法是在直接 测频的基础上发展起来的，在目前的测频系统中得到越来越广泛的应用。多周 期同步测量原理框图如图 1-1 所示。首先被测信号 fx从输入通道进入闸门 A， 标准信号 f0通过时基选择进入闸门 B，被测信号在同步逻辑控制电路的作用下， 产生一个与被测信号同步的闸门信号。当实际闸门打开时间控制为 Tr时，即闸 门 A、B 被同时打开 T 时间，这时，计数器 A 和计数器 B 同时分为对 fx和 f0的 周期数进行累加计数。在 T 时间内，若计数器 A 的累计数为 Na，计数器 B 的累 计数为 Nb，则Na=Tr*fx和 Nb=Tr*f0，因此可以计算出被测频率fx=f0(Na/Nb)。 输输入入通通道道闸闸门门A A计计数数器器A A显显示示 运运算算器器控控制制电电路路 时时基基分分频频闸闸门门B B计计数数器器B B f fx x f f0 0 图 2-1 等精度测量原理图 由此可见，多周期同步法测频技术的实际闸门时间 Tr不是固定的值，而是被 测信号周期的整数倍，计数器 A 的计数脉冲与闸门 A 的开、闭是完全同步的， 因而不存在+1 个 2.2 等精度测量原理 东华理工大学毕业设计（论文） 总体设计思路 4 图 2-2 等精度数字频率计原理图 在图中，预置门控信号是宽度为 Tpr的一个脉冲，CNT1 和 CNT2 是两个可控 的计数器。标准频率信号从 CNT1 的时钟输入端 CLK 输入，其频率为fs，经整 形后的被测信号从 CNT2 的时钟输入端 CLR 输入，设其实际频率为fx。当预置 门控信号为高时，经整形后的被测信号的上升沿通过 D 触发器的 Q 端同时启动 计数器 CNT1 和 CNT2。 CNT1 和 CNT2 分别对被测信号(频率为fx)和标准频率信 号(频率为fs)同时计数。当预置门信号为低电平时。随后而至的被测信号的上 升沿将使两个计数器同时关闭。设在一次预置门时间Tpr内对被测信号的计数 值为Nx，对标准信号的计数值为从，则下式成立: 则计数结束后由 CNT1 和 CNT2 输出的计数值，根据上式的等精度测量公式 即可计算出被测信号的频率。 由上述可见，等精度测频法具有以下三个特点:(I)相对测量误差与被测频 率的高低无关;(2)增大Tpr或fs可以增大Ns，减少测量误差，提高测量精度; (3)铡量精度与预置门宽度和标准频率有关，与被测信号的频率无关，在预置门 和常规侧频闸门时间相同而被侧信号频率同的情况下，等精度测量法的测量精 度不变。保证了测量的精度。 东华理工大学毕业设计（论文） 硬件电路设计 5 2.32.3 设计要求设计要求 (1) 对于频率测试功能，测频范围为 0.1 Hz50 MHz；对于测频精度，测 频全域相对误差恒为百万分之一。 (2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。 (3) 对于脉宽测试功能，测试范围为 0.1 s1 s，测试精度为 0.01 s。 (4) 对于占空比测试功能，测试精度为 1%99%。 东华理工大学毕业设计（论文） 硬件电路设计 6 第三章第三章 硬件电路设计硬件电路设计 3.13.1 系统顶层电路设计系统顶层电路设计 等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大， 用一般中小规模 CPLD/FPGA 芯片难以实现。因此，我们选择单片机和 CPLD/FPGA 的结合来实现。电路系统原理框图如图 2-1 所示，其中单片机完成 整个测量电路的测试控制、数据处理和显示输出;CPLD/FPGA 完成各种测试功 能:键盘控制命令通过一片 74LS165 并入串出移位寄存器读入单片机，实现测频、 测脉宽及测占空比等功能，单片机从 CPLD/FPGA 读回计数数据并进行运算， 向显示电路输出测量结果:显示器电路采用七段 LED 动态显示，由 8 个芯片 74LS164 分别驱动数码管。 电电源源部部分分 键键盘盘输输入入 单单片片机机 被被测测信信号号 整整形形电电路路 显显示示电电路路 5 50 0M MH HZ Z 标标准准频频率率 时时钟钟电电路路 C CP PL LD D芯芯片片 自自校校输输入入 图 3-1 系统顶层框图 系统的基本工作方式如下: （1）P0 口是单片机与 CPLD 的数据传送通信口，P1 口用于键盘扫描，实现 各测试功能的转换;P2 口为双向控制口。P3 口为 LED 的串行显示控制口。系统 设置 5 个功能键:占空比、脉宽、周期、频率和复位。 （2）显示电路由 8 个数码管组成:7 个 LED 数码管组成测量数据显示器，另 一个独立的数码管用于状态显示。 （3）测频标准频率 50MHz 信号由晶体振荡源电路提供。待测信号经放大整 形后输入 CPLD/FPGA 的 TCLK。 东华理工大学毕业设计（论文） 硬件电路设计 7 3.23.2 设计总体思路及原理设计总体思路及原理 3.2.13.2.1 CPLDCPLD 的结构与功能介绍的结构与功能介绍 可编程逻辑器件是 20 世纪 70 年代发展起来的一种新型逻辑器件，它是大 规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅 助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超 小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计， 降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来 了革命性的变化。 该测频系统选用的 CPLD 器件是 ALTERA 公司所生产的 MAX 7000 系列中的 EPM7128SLC84-15。它是在 ALTERA 公司的第二代 MAX 结构基础上，采用先进的 氧化物半导体 EEPROM 技术制造的。可容纳各种各样、独立的组合逻辑和时序逻 辑函数。可以快速而有效的重新编程，并保证可编程擦除 100 次。 EPM7128SLC84-15 包含 128 个宏单元，每 16 个宏单元组成一个逻辑阵列块，同 时，每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独 立可编程时钟、时钟使能、清除和置位功能的可配置触发器。 EPM7128SLC84-15 的结构框图中逻辑阵列块(LAB)由 16 个宏单元 (Macrocells)阵列组成，多个逻辑阵列块通过可编程互连阵列(PTA)互相连按; 宏单元(Macrocells)由逻辑阵列、乘积项选择阵列和可编程寄存器等 3 个功能 模块组成:可编程互连阵列(PTA)是一种可编程全局总线，连接着器件中的任何 曰信号起源和信号目的地，使信号可以通过整个器件，且 PTA 消除了信号之间 的时间偏移，有固定的延时，使时间性能容易预测;I/0 控制块(I/0 Control Block)允许每一个 1/0 管脚可以被单独的配置为输入、输出、双向管脚，且所 有工/0 引脚都有一个三态缓冲器。 3.33.3 等精度数字频率计项目设计方案等精度数字频率计项目设计方案 3.3.13.3.1 等精度数字频率计的等精度数字频率计的设计设计 等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大， 用一般中小规模 CPLD/FPGA 芯片难以实现。因此，我们选择单片机和 CPLD/FPGA 的结合来实现。电路系统原理框图如图 3-3 所示，其中单片机完成 整个测量电路的测试控制、数据处理和显示输出；CPLD/FPGA 完成各种测试 功能；键盘信号由 AT89C51 单片机进行处理，它从 CPLD/FPGA 读回计数数据 东华理工大学毕业设计（论文） 硬件电路设计 8 并进行运算，向显示电路输出测量结果；显示器电路采用七段 LED 动态显示， 由 8 个芯片 74LS164 分别驱动数码管。 等精度频率计测试模块等精度频率计测试模块 DJDPLJ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC; START, CLRTRIG, FSTD, TF: IN STD_LOGIC; SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); EEND: OUT STD_LOGIC; -CPBZ ENDD: OUT STD_LOGIC); END ENTITY DJDPLJ; ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS -自校/测试频率选择模块例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC; FOUT: OUT STD_LOGIC); END COMPONENT FIN; COMPONENT CONTRL IS -测频、周期控制模块例化 PORT(FIN, START, CLR, FSD: IN STD_LOGIC; CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC); END COMPONENT CONTRL; 3.3.23.3.2 等精度数字频率计主要由以下几个部分组成等精度数字频率计主要由以下几个部分组成 （1）信号整形电路。用于对待侧信号进行放大和整形，以便作为 PLD 器件 的属于信号。 （2）测频电路。测频电路是测频的核心电路模块，可以由 FPGS 等 PLD 器 件担任。 （3）单片机电路模块。用于控制 FPGA 的测频操作和读取测频数据，并作 出相应数据处理。安排单片机的 P0 口直接读取测试数据，P2 口向 FPGA 发控 制命令。 （4）100MHZ 的标准频率信号源。本模块采用高频稳定度和高精度度的晶 振作为标准频率发生器，产生 100MHZ 的标准频率信号直接进入 FPGA。 东华理工大学毕业设计（论文） 硬件电路设计 9 （5）键盘模块。可以用 5 个键执行测试控制，一个是复位键，其余是命令 键。 （6）数码显示模块。可以用 7 个数码管显示测试结果，最高可表达百万分 之一的精度。考虑到提高单片机 I/O 口的利用率，降低编程复杂性，提高单片 机的计算速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示方 式。 3.3.33.3.3 系统的基本工作方式如下系统的基本工作方式如下 (1) P0 口是单片机与 FPGA 的数据传送通信口，P1 口用于键盘扫描，实 现各测试功能的转换；P2 口为双向控制口。P3 口为 LED 的串行显示控制口。 系统设置 5 个功能键：占空比、脉宽、周期、频率和复位。 (2) 7 个 LED 数码管组成测量数据显示器，另一个独立的数码管用于状态 显示。 (3) BCLK 为测频标准频率 50 MHz 信号输入端，由晶体振荡源电路提供。 （4）待测信号经放大整形后输入 CPLD/FPGA 的 TCLK。 3.3.43.3.4 CPLD/FPGACPLD/FPGA 测频专用模块的测频专用模块的 VHDLVHDL 程序设计程序设计 利用 VHDL 设计的测频模块逻辑结构如图 2-3 所示，其中有关的接口信号 规定如下： (1) TF(P2.7)：TF=0 时等精度测频；TF=1 时测脉宽。 (2) CLR/TRIG(P2.6)：当 TF=0 时系统全清零功能；当 TF=1 时 CLRTRIG 的上跳沿将启动 CNT2，进行脉宽测试计数。 (3) ENDD(P2.4)：脉宽计数结束状态信号，ENDD=1 计数结束。 (4) CHOICE(P3.2)：自校/测频选择，CHOICE=1 测频；CHOICE=0 自校。 (5) START(P2.5)：当 TF=0 时，作为预置门闸，门宽可通过键盘由单片机 控制，START=1 时预置门开；当 TF=1 时，START 有第二功能，此时，当 START=0 时测负脉宽，当 START=1 时测正脉宽。利用此功能可分别获得脉宽 和占空比数据。 (6) EEND(P2.3)：等精度测频计数结束状态信号，EEND=0 时计数结束。 (7) SEL20(P2.2，P2.1，P2.0)：计数值读出选通控制。 东华理工大学毕业设计（论文） 硬件电路设计 10 CLK CLR Q310 CNT inst FIN START CLR FSD CLK1 EEND CLK2 CLRC CONTRL inst1 FIN START CLR ENDD PUL CONTRL2 inst2 CHKF FIN CHOIS FOUT FIN inst4 CLK2 FSD CNL PUL CLKOUT GATE inst5 CLK CLR Q310 CNT inst6 VCC CHKF INPUT VCC FIN INPUT VCC CHOIS INPUT VCC START INPUT VCC CLR INPUT VCC FSD INPUT ENDD OUTPUT 007.0 OUTPUT VCC CNL INPUT 图 3-2 CPLD 测频专用模块 1 测频/测周期的实现 (1) 令 TF=0，选择等精度测频，然后在 CONTRL 的 CLR 端加一正脉冲信号 以完成测试电路状态的初始化。 (2) 由预置门控信号将 CONTRL 的 START 端置高电平，预置门开始定时， 此时由被测信号的上沿打开计数器 CNT1 进行计数，同时使标准频率信号进入 计数器 CNT2。 (3) 预置门定时结束信号把 CONTRL 的 START 端置为低电平(由单片机来 完成)，在被测信号的下一个脉冲的上沿到来时，CNT1 停止计数，同时关断 CNT2 对 fs 的计数。 (4) 计数结束后，CONTRL 的 EEND 端将输出低电平来指示测量计数结束， 单片机得到此信号后，即可利用 ADRC(P2.2)、ADRB(P2.1)、ADRA(P2.0)分别 读回 CNT1 和 CNT2 的计数值，并根据等精度测量公式进行运算，计算出被测 信号的频率或周期值。 FOUT1 CHKF CHOIS FOUT FIN FOUT2 FOUT0 图 3-3 测频模块逻辑图 东华理工大学毕业设计（论文） 硬件电路设计 11 D ENA Q PRE CLR CLK20 FIN CLK1 EEND CLK2 START FSD CLR CLRC CLK10 QQ1 图 3-4 测频/测周期的实现电路图 2 控制部件设计 如图 3-5 所示，当 D 触发器的输入端 START 为高电平时，若 FIN 端来一个 上升沿，则 Q 端变为高电平，导通 FINCLK1 和 FSDCLK2，同时 EEND 被 置为高电平作为标志；当 D 触发器的输入端 START 为低电平时，若 FIN 端输 入一个脉冲上沿，则 FINCLK1 与 FSDCLK2 的信号通道被切断。 D ENA Q PRE CLR CLK20 FIN CLK1 EEND CLK2 START FSD CLR CLRC CLK10 QQ1 图 3-5 测频与测周期控制部分电路 3 计数部件设计 图 3-6 计数部件模块图 东华理工大学毕业设计（论文） 硬件电路设计 12 A310 B310 OUT310 ADDER DQ PRE ENA CLR CLK CLR Q310 CNT310 Add0 32' h00000001 - 图 3-7 计数部件电路原理图 图 3-2 中的计数器 CNT1/CNT2 是 32 位二进制计数器，通过 DSEL 模块的 控制单片机可分 4 次将其 32 位数据全部读出。 计数模块计数模块 CNT.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END ENTITY CNT; ARCHITECTURE ART OF CNT IS SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0); -定义 CNT 的数据类 型 BEGIN PROCESS(CLK, CLR) IS BEGIN IF CLR='1' THEN CNT被测频率的不稳定性(如信号发生器在产生 1KHz 的频率时总是在 1KHz 和 999Hz 上跳动)。 (2)单片机在产生门宽信号时其上升沿和下降沿的建立时间过长，每次产生 的门宽信号不一样，造成计数结果的误差。 (3)由于该频率及采用 8 位 LED 显示，最高显示精度为百万分之一，其舍 去位数仍有有效数字，所以会造成低于测量精度的显示误差。 被测频率 FINPUT 标准频率 FSD 闸门时间 TF 被测频率 计数值 NX 标准频率 计数值 NS 测试频率 1Hz50MHz10sA1C1FECF51.0596491 1Hz50MHz10sA1C1FECF01.0596491 1Hz50MHz10sA1C1FECF51.0596491 122Hz50MHz1s7B2FA7CD6123.07288 122Hz50MHz1s7B2FA7CD6123.07288 122Hz50MHz1s7B2FA7CD6123.07288 978Hz50MHz0.1s634C8FAF986.54350 978Hz50MHz0.1s634C8FAF986.54335 978Hz50MHz0.1s634C8FAF986.54335 155Hz50MHz0.1s30ED4C706F125012.0 155Hz50MHz0.1s30ED4C706F125021.98 155Hz50MHz0.1s30ED4C706F125012.0 250Hz50MHz0.1s61DA4C7137250014.00 250Hz50MHz0.1s61DA4C7137250014.00 250Hz50MHz0.1s61DA4C7138250013.97 东华理工大学毕业设计（论文） 实验仿真结果 31 第六章第六章 实验仿真结果实验仿真结果 6.16.1 硬件试验情况硬件试验情况 本系统既含有 FPGA 自编程硬件设计电路，又含有单片机控制电路，整个 系统比较复杂，因此我们采用自底向上的调试方法，也就是先进行各个单元电 路的软件仿真和硬件调试，在各个单元电路调试好后再进行系统联调，最后进 行硬件的编程固化及系统的组装。 6.26.2 仿真结果仿真结果 图 6-1 TOP 令 TF=0，然后在 CONTRL 的 CLR 端加一正脉冲信号以完成测试电路状态 的初始化。由