嵌入式系统设计PPT4 Verilog HDL语言基础与程序结构.ppt
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1、实训1 嵌入式系统基本概念与开发流程实训1 嵌入式系统基本概念与开发流程module decoder3_8(out,in);output 7:0 out;input 2:0 in;reg 7:0 out;always(in)begin case(in)3d0:out=8b11111110;3d1:out=8b11111101;3d2:out=8b11111011;3d3:out=8b11110111;3d4:out=8b11101111;3d5:out=8b11011111;3d6:out=8b10111111;3d7:out=8b01111111;endcase end endmodule
2、模块基本结构模块基本结构端口定义端口定义input输入端口输入端口output输出端口输出端口inout端口端口数据类型说明数据类型说明 wire reg逻辑功能定义逻辑功能定义 assign always functionmodule 模块名(端口列表)模块名(端口列表);endmodule实训1 嵌入式系统基本概念与开发流程 常用语句常用语句 always结构语句always(事件控制表达式事件控制表达式)begin :块名块名/过程赋值/if-else,case选择语句/while,repeat,for循环/task,function调用end always(a or b or or c
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