基于FPGA芯片的数据流结构分析.doc
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1、基于FPGA芯片的数据流结构分析摘要:Virtex 型FPGA 芯片是Xilinx 公司芯片系列中的一种,Virtex 系列的数据流及配置逻辑与XC4000 的数据流及配置逻辑有显著不同,但却与Xilinx 的FPGA 家族保持了很大的兼容性。这里详细介绍了Virtex 系列FPGA 芯片的数据流大小及结构。1 引言Virtex 支持一些新的非常强大的配置模式,包括部分重新配置,这种配置机制被设计到高级应用中,以便通过芯片的配置接口能够访问及操作片内数据。但想要配置芯片,对它的数据流结构的了解是必不可少的。在这里对Virtex 系列的数据流结构进行了一个概述,讲述每一个bit 在数据流中的位置
2、,这对访问及改变片内数据是很重要的。Virtex 系列的数据流可以看作是整块芯片的地址与数据所确定的点的集合,竖直方向为地址,水平方向为数据,通过这个二维坐标所确定的点的集合便构成了整块芯片的数据流。而整块芯片的地址空间又被分为两种不同的块类型,一类是CLB 块类型,另一类是RAM 块类型。每一块类型地址中,又被分别分成若干的帧及相关的主地址、附地址等,在下面将具体讲述这些内容。2 帧、块类型、主地址、附地址2 1 帧Virtex 配置内存能以位的阵列形式显示。这里涉及到帧的概念,帧是配置的基本单元,它由位组成,宽度等于一位宽,长度等于芯片阵列的最顶端到最底端。帧是能从配置内存中读或写的最小部
3、分。帧被组织成大一些的单元,称为列。在Virtex,Virtex E 和Virtex Eextended 内存器件中,有不同类型的列。如表1 所示。每个Virtex 器件包含一个中心列,在中心列中包括全局时钟端口的配置; 两个IOB 列, IOB 列描述了器件位于左边和右边所有IOB 的配置; 最多的列是CLB 列,CLB 列中包含这列的CLB 以及在这列CLB 的上面及下面所对应的IOB 的配置; 剩下两列类型为RAM 列: 一个为块RAM 内容列,另一个为块RAM 互联列。2 2 块类型、主地址、附地址所有的地址空间被分成两种块类型: RAM 块类型和CLB 块类型。RAM 块类型只包含块
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