基于DDS驱动PLL结构的Ka波段频率综合器详细教程.doc
《基于DDS驱动PLL结构的Ka波段频率综合器详细教程.doc》由会员分享,可在线阅读,更多相关《基于DDS驱动PLL结构的Ka波段频率综合器详细教程.doc(3页珍藏版)》请在三一文库上搜索。
1、基于DDS驱动PLL结构的Ka波段频率综合器详细教程1 引言毫米波系统在雷达与制导、电子对抗、毫米波通信、遥感遥测等领域中有广泛的应用。作为毫米波系统的关键部件-毫米波频率源,它性能的好坏直接影响着系统的整体性能。直接式频率合成是获得高性能毫米波频率源的一个重要方式,但是它体积大、设备复杂、杂散也较大。数字锁相集成器件出现以来,锁相式频率合成器得到迅速发展,但是当需要窄频率步进时,环路带宽需要降低,致使锁定时间变长,不能满足快速跳频的要求。DDS的出现恰好可以弥补这一缺陷,但是它输出频率上限太低,宽带杂散大。在实际的应用中,可以采用上述几种方法相结合的方式,来弥补单独应用某种方式所具有的局限性
2、。本文即根据毫米波雷达对频率源的要求,选用用DDS 和混频 PLL相结合的方式,实现高分辨率、低杂散信号输出。2 系统方案本文需设计一频率分辨率优于1MHz,相位噪声优于-85dBc/Hz1KHz, 优于-90dBc/Hz10KHz;杂散抑制优于55dBc,跳频时间优于50微秒的毫米波频率源。采用X波段频综+毫米波四倍频方案。对X 波段频综的相噪要求即提升为-97dBc/Hz10kHz, -102dBc/Hz10kHz,频率步进为0.25MHz,带内杂散-67dBc.为了实现较高的X波段频综指标,我们将DDS和锁相环结合起来,取DDS和锁相环长处,避其短处。引入DDS,并由其高频率分辨率,高频
3、率转化速度特性来保证系统的高分辨率、捷变频。同时采用将DDS 输出 信号与DDS参考时钟信号上变频方案和在反馈支路中引入混频器的混频锁相环结构来减小环路总分频比,实现系统的低相位噪声性能,对DDS频率、参考分频比和环路分频比的三重调节,回避了大杂散的DDS频点。系统方案如下图1所示。3.1 DDS及PLL电路设计DDS电路部分选用AD9858芯片,它是一种性能优良的DDS器件,由一个低功耗DDS内核,一个32位相位累加器,14位相位失调调整电路和一个1 GSPS 10位DAC组成。这种新型的DDS在以1 GHz内部时钟速率驱动时能直接产生高达400MHz的频率。并且其32位控制字能提供0.23
4、3Hz的调频分辨率。根据本电路的指标要求,采用100M参考晶振信号3倍频后驱动AD9858,选择杂散性能较好的53-58MHz频段输出,再与300M晶振信号上变频后送入PLL环路。PLL模块在本电路设计中尤为重要。我们采用ADF4153锁相环芯片。对于ADF4153来说,用于计算输出频率的参数有输入参考时钟频率、反馈分频值(即N Divider寄存器中的IN T值和FRAC值) 、参考频率分频值(即R Divider寄存器中的R值和MOD值) 和参考频率倍频值(即控制寄存器中的D值) 。计算公式如下:RFout = FPFD( INT +( FRAC/MOD ) (1)FPFD = REFin
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 基于 DDS 驱动 PLL 结构 Ka 波段 频率 综合 详细 教程
链接地址:https://www.31doc.com/p-3409773.html