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1、第第1章章绪论绪论1.1电子系统设计的发展趋势电子系统设计的发展趋势v电子系统设计的发展主要受以下两个技术的推电子系统设计的发展主要受以下两个技术的推动：动：微电子技术微电子技术使得硅片单位面积上集成的晶体管数目越使得硅片单位面积上集成的晶体管数目越来越多。来越多。计算机技术计算机技术软硬件技术的发展推动软硬件技术的发展推动EDA技术的发展。技术的发展。1.1电子系统设计的发展趋势电子系统设计的发展趋势v集成电路设计都是从器件的物理版图设计入集成电路设计都是从器件的物理版图设计入手手EDA技术发展的推动技术发展的推动 v出现集成电路单元库，集成电路设计进入逻出现集成电路单元库，集成电路设计进入

2、逻辑级，极大地推动辑级，极大地推动IC产业的发展。产业的发展。CPUFLASHRAMUARTGPIOFPGACODECDMA Con.LCD Con.Co ProcessorPCB由由IC互联构成的嵌入式系统设计互联构成的嵌入式系统设计:电子系统是电子系统是IC之间通过之间通过PCB板等技术进行互联来构成的。板等技术进行互联来构成的。PCB板上板上IC芯片之间连线的延时、芯片之间连线的延时、PCB板的可靠性、板的可靠性、PCB板的尺寸等因素，会对系统的整体性能造成很大的限制。板的尺寸等因素，会对系统的整体性能造成很大的限制。1.1电子系统设计的发展趋势电子系统设计的发展趋势vIC互联构成的系统

3、互联构成的系统设计和工艺设计和工艺EDAEDA技术技术vSOCSOC片上系统片上系统(System On Chip)(System On Chip)SOC是指将一个完整产品的功能集成在一个芯片上或芯片是指将一个完整产品的功能集成在一个芯片上或芯片组上。组上。SOC从系统的整体角度出发，以从系统的整体角度出发，以IP(Intellectualproperty)核为基础，以硬件描述语言作为系统功能和结构核为基础，以硬件描述语言作为系统功能和结构的描述手段，借助于以计算机为平台的的描述手段，借助于以计算机为平台的EDA工具进行开发。工具进行开发。由于由于SOC设计能够综合、全盘考虑整个系统的情况，因

4、而可设计能够综合、全盘考虑整个系统的情况，因而可以实现更高的系统性能。以实现更高的系统性能。SOC的出现是电子系统设计领域内的出现是电子系统设计领域内的一场革命，其影响将是深远和广泛的。的一场革命，其影响将是深远和广泛的。由由SOC构成嵌入式系统设计构成嵌入式系统设计:CPUFlashRamUART Co ProcessorCodecDMA Con.LCD Con.CPUFlashRamUART Co ProcessorCodecDMA Con.LCD Con.IP集成集成ASICPCB1.2基本概念基本概念vIC：集成电路。：集成电路。vASIC：专用集成电路。：专用集成电路。v通用集成电路

5、通用集成电路：FPGA、CPLD等。等。vSOC：属于专用集成电路。：属于专用集成电路。1.2基本概念基本概念vSOC：它它是是指指将将一一个个完完整整产产品品的的各各功功能能集集成成在在一一个个芯芯片片中中，可可以以包包括括有有CPU、存存储储器器、硬硬件件加加速速单单元元（AV处处理理器器、DSP、浮浮点点协协处处理理器器等等）、通通用用I/O（GPIO）、UART接接口口和和模模数数混混合合电电路路（放放大大器器、比比较较器器、A/D、D/A、射射频频电电路路、锁锁相相环环等等），甚甚至至延延伸伸到到传传感感器器、微微机机电电和和微微光光电电单单元元。（如如 果果 把把 CPU看看成成

6、是是大大脑脑，则则SOC就就是是包包括括大大脑脑、心心脏脏、眼眼睛睛和和手手的的系系统统。）1.2基本概念基本概念vSOC系统的构建一个重要特性：系统的构建一个重要特性：使用可重用的使用可重用的IP来构建系统。可以缩短产品的开发来构建系统。可以缩短产品的开发周期，降低开发的复杂度。可重复利用的周期，降低开发的复杂度。可重复利用的IP包括元包括元件库、宏及特殊的专用件库、宏及特殊的专用IP等，如通信接口等，如通信接口IP、输入、输入输出接口输出接口IP；各家开发商开发的微处理器；各家开发商开发的微处理器IP，如，如ARM公司的公司的RISC架构的架构的ARM核。核。SOC嵌入式系统嵌入式系统就是

7、微处理器的就是微处理器的IP再加上一些外围再加上一些外围IP整合而成的。整合而成的。1.2基本概念基本概念vSOC以嵌入式系统为核心，集软、硬件于一以嵌入式系统为核心，集软、硬件于一体，并追求最高的集成度，是电子系统设计体，并追求最高的集成度，是电子系统设计追求的必然趋势和最终目标，是现代电子系追求的必然趋势和最终目标，是现代电子系统设计的最佳方案。统设计的最佳方案。SOC是一种系统集成芯是一种系统集成芯片，其系统功能可以完全由硬件完成，也可片，其系统功能可以完全由硬件完成，也可以由硬件和软件协同完成。目前的以由硬件和软件协同完成。目前的SOC主要主要指后者。指后者。1.2基本概念基本概念vS

8、OC存在的问题：存在的问题：SoC初衷很好，但现实中却缺乏好的解决方初衷很好，但现实中却缺乏好的解决方案。由于是基于案。由于是基于ASIC实现实现SoC系统，设计周系统，设计周期长、费用高昂、成功率不高而且产品不能期长、费用高昂、成功率不高而且产品不能修改显得系统的灵活性差，往往使得学术科修改显得系统的灵活性差，往往使得学术科研机构、中小企业难以承受。但是研机构、中小企业难以承受。但是SoC以系以系统为中心、基于统为中心、基于IP核的多层次、高度复用，核的多层次、高度复用，可实现软硬件的无缝结合，综合性高可实现软硬件的无缝结合，综合性高。1.2基本概念基本概念v片上可编程系统片上可编程系统(S

9、oPCSystemonaProgrammableChip)SoPC 是一种灵活、高效的是一种灵活、高效的SoC解决方案。它将处理器、解决方案。它将处理器、存储器、存储器、I/O口、口、LVDS等系统需要的功能模块集成到一个等系统需要的功能模块集成到一个PLD器件上，构成一个可编程的片上系统。它是器件上，构成一个可编程的片上系统。它是PLD与与SOC技术技术融合的结果。融合的结果。由于它是可编程系统，具有灵活的设计方式，可裁减、可由于它是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件可编程的功能。这种基于扩充、可升级，并具备软硬件可编程的功能。这种基于PLD可可重构重构So

10、C的设计技术不仅保持了的设计技术不仅保持了SoC以系统为中心、基于以系统为中心、基于IP模模块多层次、高度复用的特点块多层次、高度复用的特点,而且具有设计周期短、风险投资而且具有设计周期短、风险投资小和设计成本低的优势。相对小和设计成本低的优势。相对ASIC定制技术来说定制技术来说,FPGA是一是一种通用器件种通用器件,通过设计软件的综合、分析、裁减，可灵活地重通过设计软件的综合、分析、裁减，可灵活地重构所需要的嵌入式系统。构所需要的嵌入式系统。CPUFlashRamUART Co ProcessorCodecDMA Con.LCD Con.PCBCPUFlashRamUART Co Proc

11、essorCodecDMA Con.LCD Con.FPGA IP集成集成1.2基本概念基本概念vIP(IntellectualProperty)是知识产权的简称，是知识产权的简称，SOC和和SOPC在设计上都是以在设计上都是以集成电路集成电路IP核为基础的。集成电路核为基础的。集成电路IP是经过预先设是经过预先设计、预先验证、符合产业界普遍认同的设计规范和计、预先验证、符合产业界普遍认同的设计规范和设计标准，并具有相对独立并可以重复利用的电路设计标准，并具有相对独立并可以重复利用的电路模块或子系统，如模块或子系统，如CPU、运算器等。集成电路、运算器等。集成电路IP模模块具有知识含量高、占用

12、芯片面积小、运行速度快、块具有知识含量高、占用芯片面积小、运行速度快、功耗低、工艺容差性大等特点，还具有可重用性，功耗低、工艺容差性大等特点，还具有可重用性，可以重复应用于可以重复应用于SOC、SOPC或复杂的或复杂的ASIC的设计的设计当中。当中。1.2基本概念基本概念v软核软核IP软核通常是用软核通常是用HDL文本形式提交给用户，它经过文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有路级设计网表，

13、并可以进行后续的结构设计，具有很大的灵活性，借助于很大的灵活性，借助于EDA综合工具可以很容易地综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的器件。软体工艺，设计成具有不同性能的器件。软IP内核也内核也称为虚拟组件（称为虚拟组件（VC-VirtualComponent）。）。1.2基本概念基本概念v硬核硬核vIP硬核是基于半导体工艺的物理设计，已有固定的拓扑布局硬核是基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提和具体工艺，并已经过工艺验证，具有可保证的性

14、能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。是可以拿来就用的全套技术。v固核固核vIP固核的设计程度则是介于软核和硬核之间，除了完成软核固核的设计程度则是介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环所有的设计外，还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。节。一般以门级电路网表的形式提供给用户。1.2基本概念基本概念v在在SOPC的设计中，嵌入式的微处理器的的设计中，嵌入式的微处理器的IP分软核分软核和硬核两种。基于和硬核两种。

15、基于FPGA嵌入嵌入IP硬核的硬核的SOPC系统，系统，是在是在FPGA中以硬核的方式预先植入嵌入式系统处中以硬核的方式预先植入嵌入式系统处理器，可以是理器，可以是ARM或其他的微处理器知识产权核，或其他的微处理器知识产权核，然后利用然后利用FPGA中的可编程逻辑资源和中的可编程逻辑资源和IP核来实现核来实现其他的外围器件和接口。这样使得其他的外围器件和接口。这样使得FPGA的灵活的的灵活的硬件设计和实现与处理器的强大运算功能很好地结硬件设计和实现与处理器的强大运算功能很好地结合。合。1.2基本概念基本概念v基于嵌入基于嵌入IP硬核的硬核的SOPC系统有以下的缺点：系统有以下的缺点：v1.此类

16、硬核多来自第三方公司，此类硬核多来自第三方公司，FPGA厂商需要支厂商需要支付知识产权费用，从而导致付知识产权费用，从而导致FPGA器件价格相对偏器件价格相对偏高。高。v2.由于硬核是预先植入的，设计者无法根据实际需由于硬核是预先植入的，设计者无法根据实际需要改变处理器的结构，如总线宽度、要改变处理器的结构，如总线宽度、接口方式等，接口方式等，更不能将更不能将FPGA逻辑资源构成的硬件模块以指令的逻辑资源构成的硬件模块以指令的形式形成内置嵌入式系统的硬件加速模块。形式形成内置嵌入式系统的硬件加速模块。1.2基本概念基本概念v3无法根据实际需要在同一无法根据实际需要在同一FPGA中使用多个处理中

17、使用多个处理器核。器核。v4.无法裁剪处理器的硬件资源以降低无法裁剪处理器的硬件资源以降低FPGA成本。成本。v5.只能在特定的只能在特定的FPGA中使用硬核。中使用硬核。1.2 基本概念v基于基于FPGA嵌入嵌入IP软核的软核的SOPC系统可以解决基于硬系统可以解决基于硬核的核的SOPC的缺点。的缺点。v目前最具代表性的软核嵌入式系统处理器：目前最具代表性的软核嵌入式系统处理器：Altera公司公司NIOS和和NIOSIIXilinx的的MicroBlaze1.3NiosII软核简介软核简介vNiosII是是Altera公司公司2004年年6月推出的第二代软核处理器。月推出的第二代软核处理器

18、v相对于相对于Nios，NiosII性能更高，占用性能更高，占用FPGA的资源更少，而的资源更少，而与之配套的开发环境更先进，有更多的资源可供用户使用。与之配套的开发环境更先进，有更多的资源可供用户使用。vNiosII系列系列32位位RISC嵌入式处理器具有超过嵌入式处理器具有超过200DMIP的性的性能，在能，在FPGA中实现成本只有中实现成本只有35美分。由于处理器是软核形美分。由于处理器是软核形式，具有很大的灵活性，用户您可以在多种系统设置组合中式，具有很大的灵活性，用户您可以在多种系统设置组合中进行选择，达到性能、特性和成本目标。进行选择，达到性能、特性和成本目标。v采用采用Nios

19、II处理器进行设计，可以帮助用户将产品迅速推向处理器进行设计，可以帮助用户将产品迅速推向市场，延长产品生命周期，防止出现处理器逐渐过时市场，延长产品生命周期，防止出现处理器逐渐过时。1.3NiosII软核简介软核简介v一一.可定制性可定制性v采用采用NiosII处理器，开发者将不会局限于预先制造处理器，开发者将不会局限于预先制造的处理器技术，而是根据自己的标准定制处理器的处理器技术，而是根据自己的标准定制处理器;v按照需要选择合适的外设、存储器和接口。按照需要选择合适的外设、存储器和接口。v用户可以轻松集成自己专有的功能，使设计具有独用户可以轻松集成自己专有的功能，使设计具有独特的竞争优势。特

20、的竞争优势。vNiosII具有完全可定制和重新配置特性，所实现的具有完全可定制和重新配置特性，所实现的产品可满足现在和今后的需求。产品可满足现在和今后的需求。1.3NiosII软核简介软核简介vNiosII的可定制性的可定制性NiosII处理器系列包括三种内核处理器系列包括三种内核快速快速（NiosII/f）、标准（）、标准（NiosII/s）和经济型）和经济型（NiosII/e），每一型号都针对价格和性能），每一型号都针对价格和性能范围进行了优化。所有这些内核共享范围进行了优化。所有这些内核共享32位指位指令集体系，与二进制代码令集体系，与二进制代码100兼容。兼容。1.3NiosII软核简

21、介软核简介特性特性Nios II/f(快速快速)Nios II/s(标准准)Nios II/e(经济)说明说明针对最佳性能优化针对最佳性能优化平衡性能和尺寸平衡性能和尺寸针对逻辑资源占用优化针对逻辑资源占用优化流水线流水线6 级级5 级级无无乘法器乘法器1 周期周期3 周期周期软件仿真实现软件仿真实现支路预测支路预测动态动态静态静态无无指令缓冲指令缓冲可设置可设置可设置可设置无无数据缓冲数据缓冲可设置可设置无无无无定制指令定制指令2562562561.3NiosII软核简介软核简介v外设的可定制性外设的可定制性1.NiosII开发包含有一套通用外设和接口库。开发包含有一套通用外设和接口库。2.

22、利用利用SOPCBuilder软件中的用户逻辑接口软件中的用户逻辑接口向导，用户可以生成自己的定制外设，并将向导，用户可以生成自己的定制外设，并将其集成在其集成在NiosII处理器系统中。使用处理器系统中。使用SOPCBuilder，用户可以在，用户可以在AlteraFPGA中，组合中，组合实现现有处理器无法达到的嵌入式处理器配实现现有处理器无法达到的嵌入式处理器配置。置。1.3NiosII软核简介软核简介定定时时器器/计计数器数器外部三外部三态桥态桥接接EPCS串行串行闪闪存控制存控制器器串行外串行外设设接口接口(SPI)LCD接口接口用用户逻辑户逻辑接口接口JTAG UARTCS8900

23、10Base-T接口接口以太网接口以太网接口MAC系系统统ID外部外部SRAM接口接口片内片内ROM直接存直接存储储器通道器通道(DMA)紧紧凑凑闪闪存接口存接口(CFI)UARTSDR SDRAM片内片内RAMLAN 91C111 10/100有源串行存有源串行存储储器接器接口口并行并行I/OPCIDDR SDRAMCANRNGUSBDDR2 SDRAMDES 16550 UARTRSA10/100/1000 Ethernet MACI2CSHA-1浮点单元浮点单元设计可采用的部分外设 1.3 Nios II软核简介v二、系统性能可配置性二、系统性能可配置性用户所需要的处理器，应该能够满足当

24、前和今后的用户所需要的处理器，应该能够满足当前和今后的设计性能需求。设计性能需求。NiosII设计人员必须能够更改其设计，如加入多个设计人员必须能够更改其设计，如加入多个NiosIICPU、定制指令集、硬件加速器，以达到新、定制指令集、硬件加速器，以达到新的性能目标。采用的性能目标。采用NiosII处理器，您可以通过处理器，您可以通过Avalon交换架构来调整系统性能，该架构是交换架构来调整系统性能，该架构是Altera的专有互联技术，支持多种并行数据通道，实现大的专有互联技术，支持多种并行数据通道，实现大吞吐量应用。吞吐量应用。1.3 Nios II软核简介v用户可以在用户可以在FPGA内部

25、实现多个处理器内核，内部实现多个处理器内核，通过将多个通过将多个NiosII/f内核集成到单个器件内，内核集成到单个器件内，可以获得更高的性能。可以获得更高的性能。vNiosII的的IDE开发支持这种多处理器在单一开发支持这种多处理器在单一FPGA上的开发，或多个上的开发，或多个FPGA共享一个共享一个JTAG链。链。1.3 Nios II软核简介vAvalon交换架构交换架构Avalon交换架构能够进行多路数据同时处理，交换架构能够进行多路数据同时处理，实现无与伦比的系统吞吐量。实现无与伦比的系统吞吐量。SOPCBuilder自动生成的自动生成的Avalon交换架构针对系统处理器交换架构针对

26、系统处理器和外设的专用互联需求进行优化。和外设的专用互联需求进行优化。1.3 Nios II软核简介v传统总线结构中，单个总线仲裁器控制总线传统总线结构中，单个总线仲裁器控制总线主机和从机之间的通信。每个总线主机发起主机和从机之间的通信。每个总线主机发起总线控制请求，由总线仲裁器对某个主机授总线控制请求，由总线仲裁器对某个主机授权接入总线。如果多个主机试图同时接入总权接入总线。如果多个主机试图同时接入总线，总线仲裁器会根据一套固定的总裁规则，线，总线仲裁器会根据一套固定的总裁规则，分配总线资源给某个主机。由于每次只有一分配总线资源给某个主机。由于每次只有一个主机能够接入总线、使用总线资源，因此

27、个主机能够接入总线、使用总线资源，因此会导致带宽瓶颈。会导致带宽瓶颈。1.3 Nios II软核简介1.3 Nios II软核简介vAvalon交换架构的同时多主机体系结构提高交换架构的同时多主机体系结构提高了系统带宽，消除了带宽瓶颈。采用了系统带宽，消除了带宽瓶颈。采用Avalon交换架构，每个总线主机均有自己的专用互交换架构，每个总线主机均有自己的专用互联，总线主机只需抢占共享从机，而不是总联，总线主机只需抢占共享从机，而不是总线本身。每当系统加入模块或者外设接入优线本身。每当系统加入模块或者外设接入优先权改变时，先权改变时，SOPCBuilder利用最少的利用最少的FPGA资源，产生新的

28、最佳资源，产生新的最佳Avalon交换架构。交换架构。1.3 Nios II软核简介vAvalon交换架构支持多种系统体系结构，如单主机交换架构支持多种系统体系结构，如单主机/多主机系统，可实现多主机系统，可实现数据在外设与性能最佳数据通道之间的无缝传输。数据在外设与性能最佳数据通道之间的无缝传输。Avalon交换架构同样交换架构同样支持用户所设计的片外处理器和外设。支持用户所设计的片外处理器和外设。1.3 Nios II软核简介v定制指令定制指令vNiosII处理器定制指令扩展了处理器定制指令扩展了CPU指令集，提高对时间要求指令集，提高对时间要求严格的软件运行速度，从而使开发人员能够提高系

29、统性能。严格的软件运行速度，从而使开发人员能够提高系统性能。采用定制指令，您可以实现传统处理器无法达到的最佳系统采用定制指令，您可以实现传统处理器无法达到的最佳系统性能。性能。vNiosII系列处理器支持多达系列处理器支持多达256条的定制指令，加速通常由条的定制指令，加速通常由软件实现的逻辑和复杂数学算法。例如，在软件实现的逻辑和复杂数学算法。例如，在64K字节缓冲中，字节缓冲中，执行循环冗余编码计算的逻辑模块，其定制指令速度比软件执行循环冗余编码计算的逻辑模块，其定制指令速度比软件快快27倍。倍。NiosII处理器支持固定和可变周期操作，其向导功处理器支持固定和可变周期操作，其向导功能将用

30、户逻辑做为定制指令输入系统，自动生成便于在开发能将用户逻辑做为定制指令输入系统，自动生成便于在开发人员代码中使用的软件宏功能。人员代码中使用的软件宏功能。1.3 Nios II软核简介定制指令定制指令1.3 Nios II软核简介v专用硬件加速器，可以做为专用硬件加速器，可以做为FPGA中的定制中的定制协处理器，协助协处理器，协助CPU同时处理多个数据块。同时处理多个数据块。循环冗余编码实例，采用硬件加速器处理循环冗余编码实例，采用硬件加速器处理64K字节缓冲比软件速度快字节缓冲比软件速度快530倍。倍。SOPCBuilder含有一个输入向导，帮助开发人员将含有一个输入向导，帮助开发人员将其加

31、速逻辑和其加速逻辑和DMA通道引入系统。通道引入系统。1.3 Nios II软核简介硬件加速1.3 Nios II 软核简介v三、延长产品生存周期三、延长产品生存周期为实现一个成功的产品，需要将其尽快推向市场，为实现一个成功的产品，需要将其尽快推向市场，增强其功能特性以延长使用时间，避免出现处理器增强其功能特性以延长使用时间，避免出现处理器逐渐过时。用户可以在短时间内，将逐渐过时。用户可以在短时间内，将NiosII嵌入式嵌入式处理器由最初概念设想转为系统实现。这种基于处理器由最初概念设想转为系统实现。这种基于NiosII处理器的系统具有永久免版税设计许可，完处理器的系统具有永久免版税设计许可，

32、完全经得起时间考验。此外，由于在全经得起时间考验。此外，由于在FPGA中实现软中实现软核处理器，因此可以方便实现现场硬件和软件升级，核处理器，因此可以方便实现现场硬件和软件升级，产品能够符合最新的规范、具备最新特性。产品能够符合最新的规范、具备最新特性。1.3 Nios 软核简介v完整的开发工具套件加速产品上市的时间完整的开发工具套件加速产品上市的时间Altera完整的硬件和软件开发工具帮助用户在极短完整的硬件和软件开发工具帮助用户在极短的时间内，生成功能强大的的时间内，生成功能强大的NiosII处理器系统。从处理器系统。从概念产生到设计调试，概念产生到设计调试，Altera提供用户所需的全部

33、提供用户所需的全部工具，帮助用户的产品尽快面市。工具，帮助用户的产品尽快面市。v可升级性可升级性使用使用NiosII处理器的处理器的SOPC产品带来的一个独特优产品带来的一个独特优势就是能够对硬件进行升级。即使产品已经交付给势就是能够对硬件进行升级。即使产品已经交付给客户，仍可以定期升级。客户，仍可以定期升级。1.3 Nios II软核简介v低成本低成本Cyclone系列的系列的FPGA是目前是目前ASIC应用的低成本应用的低成本替代方案，用户的大批量应用现在价格与替代方案，用户的大批量应用现在价格与ASIC相比相比是相当的。而且，一旦一个是相当的。而且，一旦一个FPGA的设计被选定，的设计被

34、选定，并且打算进行大批量的生产，可以选择将它移植到并且打算进行大批量的生产，可以选择将它移植到Altera的的HardCopy（一种结构化的（一种结构化的ASIC）器件中，）器件中，从而更加降低了成本并提高了功能。从而更加降低了成本并提高了功能。Altera公司还公司还可以提供可以提供NiosII处理器的处理器的ASIC制造许可，用户可制造许可，用户可以将包括以将包括NiosII处理器、外设、处理器、外设、Avalon交换式总线交换式总线的设计移植到结构化的的设计移植到结构化的ASIC中。中。1.4 SOPC设计流程v在采用在采用NIOSII处理器设计嵌入式系统时，一处理器设计嵌入式系统时，一

35、般遵循如下的流程：般遵循如下的流程：1.分析系统需求说明，包括功能需求和性能要求等；分析系统需求说明，包括功能需求和性能要求等；2.建立建立QuartusII工程，建立顶层实体；工程，建立顶层实体；3.调用调用SOPCBuilder生成一个用户定制的系统模块（包括生成一个用户定制的系统模块（包括NIOSII及标准外设模块）；及标准外设模块）；4.将将SOPC系统模块集成到硬件工程中，并添加一些模块，系统模块集成到硬件工程中，并添加一些模块，可以是可以是Altera公司提供公司提供的的LPM模块、第三方提供的或用户模块、第三方提供的或用户自己定制的模块；自己定制的模块；5.在顶层实体中，将在顶层

36、实体中，将SOPC系统模块、系统模块、Altera的的LPM或用户或用户自定义的模块连接起来；自定义的模块连接起来；1.4 SOPC 设计流程6.分配引脚和编译工程，编译生成系统的硬件配置分配引脚和编译工程，编译生成系统的硬件配置文件文件.sof和和.pof文件；文件；7.下载工程，验证，将配置文件下载到开发板上进下载工程，验证，将配置文件下载到开发板上进行验证；行验证；8.软件开发，开发可以使用软件开发，开发可以使用IDE开发环境，也可以开发环境，也可以使用使用SDKShell；9.编译软件工程，生成可执行文件编译软件工程，生成可执行文件.elf;10.调试程序，将硬件配置文件下载到开发板，

37、将可调试程序，将硬件配置文件下载到开发板，将可执行文件下载到执行文件下载到RAM，直到软硬件协同工作。，直到软硬件协同工作。1.4 SOPC开发流程v在上面的过程中，用到的软件有在上面的过程中，用到的软件有QuartusII、NiosIISDKshell或或NiosIIIDE、ModelSim等，如果进行等，如果进行DSP的开发，还会用到的开发，还会用到Matlab和和DSPBuilder。1.4 SOPC开发流程vQuartusII用来建立硬件的系统，其中包括用来建立硬件的系统，其中包括SOPCBuilder工具，工具，SOPCBuilder用来建用来建立立SOPC系统模块，系统模块，Qua

38、rtusII支持多种设计支持多种设计方式，如原理图，硬件描述语言等，硬件描方式，如原理图，硬件描述语言等，硬件描述语言的方式支持述语言的方式支持VHDL和和Verilog。1.4 SOPC开发流程v软件开发使用软件开发使用NiosIISDKshell或或NiosIIIDE，IDE开发环境采用图形化的开发环境，开发环境采用图形化的开发环境，使用方便直观。而使用方便直观。而SDKshell采用命令窗口的采用命令窗口的方式进行程序的调试。方式进行程序的调试。1.4 SOPC开发流程vModelSim是是HDL编译仿真软件，用于对设编译仿真软件，用于对设计的硬件系统进行计的硬件系统进行RTL级的仿真。

39、级的仿真。vDSPBuilder是是Altera公司推出的数字信号处公司推出的数字信号处理开发软件，用来实现算法和硬件实现的无理开发软件，用来实现算法和硬件实现的无缝过渡，用户可以在缝过渡，用户可以在Matlab的的Simulink中完中完成算法模型的仿真、验证，然后通过成算法模型的仿真、验证，然后通过SignalCompiler将模型文件转换成硬件描述将模型文件转换成硬件描述语言的文件语言的文件1.5 支持Nios II的FPGAvCyclone系列系列vStratix系列系列vHardCopy器件器件HardCopyIIHardCopyStratixHardCopyAPEX三代三代Cycl

40、one和Cyclone II系列vCyclone于于2002年年12月份推出。月份推出。Cyclone系列器件系列器件基于基于1.5V、0.13 m及全铜及全铜SRAM工艺，工艺，Cyclone系列系列FPGA容量为容量为2910 20060个逻辑单元（个逻辑单元（LE），），拥有拥有288K位的位的RAM。Cyclone系列系列FPGA的最大特的最大特点是低成本，点是低成本，Cyclone系列系列FPGA是成本敏感大批是成本敏感大批量应用的最佳方案。量应用的最佳方案。如果需要进一步进行系统集成，如果需要进一步进行系统集成，可以考虑密度更高的可以考虑密度更高的CycloneIIFPGA和和Cy

41、cloneIIIFPGA。这些。这些Cyclone新系列巩固了新系列巩固了Altera在大在大批量、低成本应用方案中上的领先优势。批量、低成本应用方案中上的领先优势。vCycloneFPGA是目前是目前ASIC应用的低成本替代方案。应用的低成本替代方案。利用其系统级集成功能，利用其系统级集成功能，CycloneFPGA系列避免系列避免了了ASIC昂贵的昂贵的NRE负担，降低了订购量和产品推迟负担，降低了订购量和产品推迟带来的风险。采用带来的风险。采用CycloneFPGA系列的可编程解系列的可编程解决方案，用户的大批量应用现在价格与决方案，用户的大批量应用现在价格与ASIC相比是相比是相当的。

42、相当的。vCyclone系列系列FPGA的价格和功能满足了市场对创的价格和功能满足了市场对创新的需求，通过产品迅速面市来确定领先优势。消新的需求，通过产品迅速面市来确定领先优势。消费类、通信、计算机外设、工业和汽车等低成本大费类、通信、计算机外设、工业和汽车等低成本大批量应用市场都可以使用批量应用市场都可以使用CycloneFPGA。特性特性EP1C3EP1C4EP1C6EP1C12EP1C20逻辑单逻辑单元元（LEs）2,9104,0005,98012,06020,060M4K RAMM4K RAM块块（128128 36 36 bits）1317205264RAM RAM 总总量量59,9

43、4078,33692,160239,616294,912锁锁相相环环（PLLs）12222最大可用管脚数最大可用管脚数104301185249301vCycloneII是是Altera公司在第一代公司在第一代Cyclone系列的基础上开系列的基础上开发的第二代发的第二代FPGA系列器件。采用了全铜层系列器件。采用了全铜层90nm低低k绝缘工绝缘工艺，艺，1.2VSRAM工艺设计。工艺设计。CycloneII具有很高的性能和极具有很高的性能和极低的功耗，而价格和低的功耗，而价格和ASIC相当。它的应用领域和相当。它的应用领域和Cyclone系系列相似，是对成本敏感的应用的大批量的产品解决方案，是

44、列相似，是对成本敏感的应用的大批量的产品解决方案，是消费类、通信、计算机外设、工业和汽车、视频处理等终端消费类、通信、计算机外设、工业和汽车、视频处理等终端市场解决方案的理想选择。市场解决方案的理想选择。vCycloneII为在为在FPGA上实现低成本的数字信号处理上实现低成本的数字信号处理（DSP）系统提供了一个理想的平台，用户可以单独使用）系统提供了一个理想的平台，用户可以单独使用CycloneII或者作为数字信号处理（或者作为数字信号处理（DSP）协处理器使用。）协处理器使用。CycloneII器件含有经过优化的多种器件含有经过优化的多种DSP特性，由特性，由Altera全全面的面的DS

45、P流程提供支持。流程提供支持。vCycloneIIDSP支持包括：支持包括：多达多达150个的个的1818乘法器；乘法器；1.1M位的片内嵌入式存储器；位的片内嵌入式存储器；外部存储器高速接口；外部存储器高速接口；DSPIP内核。内核。vCycloneII器件的容量为器件的容量为4608 68416个逻辑单元个逻辑单元（LE），提供了嵌入式），提供了嵌入式1818位乘法器、专用外部位乘法器、专用外部存储器接口电路（最高速率可达存储器接口电路（最高速率可达668Mb/s）、）、4K位位嵌入式存储器块、最多为嵌入式存储器块、最多为4个的增强型锁相环等等。个的增强型锁相环等等。特性特性EP2C5EP

46、2C8EP2C20EP2C35EP2C50EP2C70逻辑单逻辑单元元（LEs）4，6088，25618，75233，21650，52868，416M4K RAMM4K RAM块块（128128 36 36 bits）263652105129250RAM RAM 总总量量119,808 165,888239,616483,840594,4321,152,000嵌入式乘法器嵌入式乘法器（1818 1818）1318263586150锁锁相相环环（PLLs）122444最大可用管脚数最大可用管脚数142182315475450622Stratix和Stratix II系列 vStratixFPGA

47、是是Altera的第一代的第一代Stratix系列器件。系列器件。Stratix系列器件是系列器件是Altera公司的大规模高端公司的大规模高端FPGA，于，于2002年推出，采用年推出，采用0.13 m的工艺，的工艺，1.5V内核内核供电，容量为供电，容量为10570 79040个逻辑单元（个逻辑单元（LE）、具）、具有多达有多达7M位的位的RAM。Stratix器件具有多达器件具有多达22个个DSP块和多达块和多达176个个99位嵌入式乘法器，同时器件位嵌入式乘法器，同时器件还具有多种高性能的还具有多种高性能的I/O接口、层次时钟结构和多达接口、层次时钟结构和多达12个锁相环。第一代个锁相

48、环。第一代StratixFPGA依然是军用和航依然是军用和航空航天领域所选用的空航天领域所选用的FPGA，在这些应用中需要较，在这些应用中需要较宽的工作温度范围。宽的工作温度范围。vStratixII和和StratixIII器件由于采用了创新性器件由于采用了创新性的逻辑结构，的逻辑结构，不但具有前代不但具有前代Stratix器件的所器件的所有特性，而且功耗更低、性能更好有特性，而且功耗更低、性能更好。StratixII与与Stratix相比，运行速度提高相比，运行速度提高50%，逻辑容，逻辑容量提高了一倍，而成本更低。量提高了一倍，而成本更低。StratixIII器件器件是功耗最低、性能最好的

49、是功耗最低、性能最好的FPGA。特性特性EP1S40EP1S60EP1S80逻辑单逻辑单元（元（LEs）41,25057,12079,040M512RAMM512RAM块块（3232 36 36 bits）384574767M4K RAMM4K RAM块块（128128 36 36 bits）183292364M-RAMM-RAM块块（4K4K 144 144 bits）469RAM RAM 总总量（量（bits）3,423,7445,215,1047,427,520DSP块块141822嵌入式乘法器（嵌入式乘法器（1818 1818位）位）112144176锁锁相相环环（PLLs）12121

50、2最大可用管脚数最大可用管脚数8221，0221，238vStratixII器件于器件于2005年推出，在年推出，在Stratix架构的基础上，做了架构的基础上，做了一些适合与一些适合与90nm工艺的改进，采用工艺的改进，采用1.2V、90nm、9层金属层金属走线、全铜走线、全铜SRAM工艺制造。在工艺制造。在Stratix基础上增加了新的特基础上增加了新的特性：采用了全新的逻辑结构性：采用了全新的逻辑结构自适应逻辑模块（自适应逻辑模块（ALM）；）；增加了源同步通道的动态相位校准（增加了源同步通道的动态相位校准（PDA）电路和对新的外）电路和对新的外设存储器接口的支持；采用了设存储器接口的支