计算机组成原理实验报告八位补码加减法器的设计与实现.doc

《计算机组成原理实验报告八位补码加减法器的设计与实现.doc》由会员分享，可在线阅读，更多相关《计算机组成原理实验报告八位补码加减法器的设计与实现.doc（19页珍藏版）》请在三一文库上搜索。

1、word计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号某某指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元ALU的工作原理。2.熟悉简单运算器的数据传送通路。3.掌握8位补码加/减法运算器的设计方法。4.掌握运算器电路的仿真测试方法二、实验任务1设计一个8位补码加/减法运算器1参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。2创建波形文件，对该8位补码加/减法运算器进展功能仿真测试。3测试通过后，封装成一个芯片。2设计8位运算器通路电路参考如下图，利用实验任务1设计的8位补码加/减

2、法运算器芯片建立运算器通路。3利用仿真波形，测试数据通路的正确性。设定各控制信号的状态，完成如下操作，要求记录各控制信号的值与时序关系。1在输入数据IN7IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7BUS0上的值与IN0IN7端输入的数据是否一致。2给DR1存入55H，检查数据是否存入，请说明检查方法。3给DR2存入AAH，检查数据是否存入，请说明检查方法。4完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。5完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。6求12H+34H-56H，将结果存入存放器R0，检查运算结果是

3、否正确，同时检查数据是否存入，请说明检查方法。三、实验要求（1） 做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。（2） 实验完毕，写出实验报告，容如下： 实验目的。 实验电路图。 按实验任务3的要求，填写下表，以记录各控制信号的值与时序关系。表中的序号表示各控制信号之间的时序关系。要求一个控制任务填一表，并可用文字对有关容进展说明。序号nsw-busnR0-BUSLDR0LDR1LDR2mnalu-busIN7IN0BUS7BUS0仿真波形与仿真结果的分析方法、分析过程和分析结果。实验体会与小结。四、实验预习容1.实验电路设计原理与思路说明本实验利用根本逻辑门电路设计一位全加器FA

4、如表1：表1-一位全加器FA电路的输入输出信号说明信号名称说明输入信号Ai加数Bi加数Ci低位输入的进位输出信号Si和Cj运算产生的进位然后以此根底上实现八位补码加/减法器的设计，考虑到实现所需既可以实现加法又可以实现减法，所以使用了一个M输入来进展方式控制加减。2. 实验电路原理图实验参考电路如如下图所示，如下图a是1位全加器的电路原理图，图b是由1位全加器采用行波进位方法设计的多位补码加/减法运算器。图1-多位补码加/减法运算器原理图图2-8位运算器通路原理图3. 实验电路功能说明表2-一位全加器FA功能表输入输出CiBiAiSiCj000000011001010011011001010

5、1011100111111表3-M与Bi异或关系原理图MBiM异或Bi000011101110当M为0时，Bi与M值无关，当M为1时，Bi取反。也就是当M为0时，执行加法运算，反之进展减法运算。FA实现Ai与Bi异或M的加法运算，再加上Ci输出Si表4-图4功能端口解析接口解析输入A7.08位信号输入加/被减数B7.08位信号输入加/减数M控制信号0加，1减输出S7.0输出8位计算结果OVER溢出信号0不溢出，1溢出表5-图3功能端口解析接口解析输入IN7.08位信号输入nsw-bus控制输入信号0有效，1无效nalu-bus控制输入信号0有效，1无效nR0-BUS控制输入信号0有效，1无效L

6、DR0时钟信号，上升沿有效LDR1时钟信号，上升沿有效LDR2时钟信号，上升沿有效m溢出信号0不溢出，1溢出输出BUS7.08位信号输出注：1.74244b的AGN和BGN接口与74374b的OEN接口都是低电平有效，nsw-bus，nalu-bus和nR0-BUS控制器件的输入，当输入0时，输入有效，否如此无效2.74273b的CLK接口为上升沿有效，当LDR的时钟处于上升沿，即0-1变化时，输入有效4. 器件的选型本实验用到以下根本逻辑器件：异或门，一位加法器FA，7486等表6-一位全加器FA电路所用主要器件清单名称说明AND2二输入与门XOR2异或门OR2或门INPUT信号输入端子OU

7、TPUT信号输出端子表7-8位补码加/减法运算器器件清单XOR2二输入异或门FA一位加法器自选器件INPUT信号输入端子OUTPUT信号输出端子表8-8位运算器通路电路INPUT信号输入端子OUTPUT信号输出端子8位补码加/减法运算器计算元件自选器件74273b数据缓存元件74244b数据缓存元件5. 实验方法与实验步骤等本实验利用EDA工具软件Quartus II 2.0或以上版本完成，实验分为：原理图的录入与编辑、仿真波形的设计与仿真结果的分析这3个步骤。具体为：1原理图的录入与编译在EDA工具软件Quartus II 2.0或以上版本中，采用原理图的录入的方法，绘制电路原理图。绘制完成

8、存盘后进展编译。编译通过后，可以进展步骤2的操作。如果编译不通过，如此检查原理图，改正错误后，重新存盘并编译。这一过程重复进展，直至原理图编译通过。2仿真波形的设计根据电路的功能，设定输入信号的初值后，利用EDA工具软件Quartus II 2.0或以上版本的波形仿真功能，验证电路的正确性。根据8位补码加/减法运算器的功能要求，选定8组输入信号的初值，如下表所示：表9-一位全加器FA电路仿真波形输入信号初值序号CiBiAi10002001301040115100610171108111表10-8位补码加/减法运算器仿真波形输入信号初值序号A十进制B十进制M01信号S二进制溢出102000001

9、01000240200001111000380200011001000412020010001100151010100000000065010100101000078010101000110081101010110010003仿真结果的分析在EDA工具软件Quartus II 2.0或以上版本中，新建仿真波形文件，按表所示的输入信号的初值进展设定后，进展仿真。阅读仿真波形，对照电路功能，进展分析并给出结论。五、实验电路图根据电路原理图，实验时在Quartus II 2.0环境里绘制的实验电路如如下图所示。图3-一位全加器FA图4-8位补码加/减法运算器图5-8位运算器通路电路六、 仿真调试的过

10、程、仿真结果的分析和仿真测试的结论在Quartus II 2.0中新建仿真波形文件，如如下图6示。图6-一位全加器FA仿真结果分析图所示的仿真波形，可得到下表所示的实验结果。表11-一位全加器FA电路仿真实验结果输入输出周期时间CiBiAiSiCj10-800ns000002800ns-1.6s0011031.6s -2.4s0101042.4s -3.2s0110153.2s -4.0s1001064.0s -4.8s1010174.8s -5.6s1100185.6s -6.4s11111将表9与表11相对照，可知一位全加器FA正确。在Quartus II 2.0中新建仿真波形文件，如如下

11、图7所示。图7-8位补码加/减法运算器仿真结果分析图所示的仿真波形，可得到下表所示的实验结果表12-八位补码加/减法器电路仿真实验结果输入输出周期时间ABMSOVER105ns02000001010002510ns4020000111100031015ns8020001100100041520ns12020010001100152025ns1010100000000062530ns5010101000110073035ns8010101100100083540ns110101000001000表记录的实验结果与上面计算数据中要求的值一致。经分析比拟可知，本次实验设计的电路实现了八位补码加/减法

12、器的功能。8位运算器通路电路(1)首先对建立好的通路进展仿真波形图测试，测试结果如图8所示。并检查数据是否一致图8-8位运算器通路电路仿真结果检查图8，可知输入IN与输出BUS一致，数据一致(2)给DR1存入55H，检查数据是否存入，请说明检查方法。检查方法：在DR1中存入55H，同时在DR2中存入00H，检测总线输出的数即为存入的数据，波形图如如下图9：图9表13-时序关系图序号nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN7.0BUS7.0100上升沿000155H55H2100上升沿00100HZZH300上升沿000100H00H41000上升沿

13、0155HZZH5100000055H55H(3)给DR2存入AAH，检查数据是否存入，请说明检查方法。和检测DR1一样，如图10图10表14-时序关系图序号nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN7.0BUS7.0100上升沿000100H00H2100上升沿00100HZZH300上升沿0001AAHAAH41000上升沿01AAHZZH51000000AAHAAH(4)完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。波形图如下：图11表15-时序关系图序号nsw-busnR0-busLDR0LDR1LDR2Control

14、Nalu-BusIN7.0BUS7.0100上升沿000155H00H2100上升沿00100H00H300上升沿000100H00H41000上升沿01AAH00H5100000000HFFH(5)完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。55H-AAH波形图如下：表16-时序关系图序号nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN7.0BUS7.0100上升沿001155H00H2100上升沿01100H00H300上升沿001100H00H41000上升沿11AAH00H5100001000HABHA

15、AH-55H波形图如下：表17-时序关系图序号nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN7.0BUS7.0100上升沿001155H00H2100上升沿01100H00H300上升沿001100H00H41000上升沿11AAH00H5100001000H55H(6)求12H+34H-56H，将结果存入存放器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。计算结果：12H+34H-56H波形图如下：表18-时序关系图序号nsw-busnR0-busLDR0LDR1LDR2ControlNalu-BusIN7.0BUS7.0100上升

16、沿000012H12H2100上升沿00000HZZH300上升沿000034H34H41000上升沿0000HZZH510上升沿000000H46H61000上升沿0100HZZH700上升沿000156H56H8100上升沿00100HZZH9100000100HF0H七、 实验体会与小结通过这次运算器的计算机组成原理实验，我对QUARTUS2软件的使用更加得心应手，学会在这之上用门电路搭建和组合原理图并实现封装调用等等。在实验中，我遇到很多问题，例如，在绘制电路图后，由于工程文件的存储地址错误，导致编译失败之类的问题。并且，我一开始没有使用总线输入，导致输入有19个端，大大加重了工作量。除此之外，我学会了把缓存器，存放器，ALU合理的串接成为8位运算器通路。在这之中，时序的波形设计对我来说有一定的难度，每个时钟周期里，各个部件的工作状态都不一样，必须仔细分析每个部件状态才能熟练设计。最后，在教师的教诲下，我终于完成了本次实验。通过本次实验，我对计算机组成原理这门课有了更加深刻的理解。19 / 19