数字IC芯片设计学习教案.pptx

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1、会计学1数字数字(shz)IC芯片设计芯片设计第一页，共50页。数字数字ICIC设计设计(shj)(shj)流程流程制定芯片的具体指标用系统建模语言对各个模块描述RTL设计、RTL仿真、硬件原型验证、电路综合版图设计、物理验证、后仿真等第2页/共50页第二页，共50页。具体具体(jt)(jt)指标指标制作工艺(gngy)裸片面积封装速度功耗功能描述接口定义第3页/共50页第三页，共50页。前端设计前端设计(shj)(shj)与后端设计与后端设计(shj)(shj)数字(shz)前端设计（front-end）以生成可以布局布线的网表(Netlist)为终点。数字后端设计（back-end）以生成

2、可以可以送交(sn jio)foundry进行流片的GDS2文件为终点。术语：tape-out提交最终GDS2文件做加工；Foundry芯片代工厂，如中芯国际。第4页/共50页第四页，共50页。算法(sun f)模型c/matlab codeRTL HDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII对功能，时序，制造参数进行(jnxng)检查TAPE-OUT综合(zngh)工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图数字数字IC

3、设计流程设计流程第5页/共50页第五页，共50页。前端设计前端设计(shj)(RTL(shj)(RTLtotoNetlist)Netlist)n nRTLRTL（Register Transfer LevelRegister Transfer Level）设计）设计）设计）设计n n 利用硬件描述语言，如利用硬件描述语言，如利用硬件描述语言，如利用硬件描述语言，如verilogverilog，对电，对电，对电，对电路以寄存器之间的传输为基础进行描述路以寄存器之间的传输为基础进行描述路以寄存器之间的传输为基础进行描述路以寄存器之间的传输为基础进行描述n n综合综合综合综合(zngh)(zngh)

4、n n 将将将将RTLRTL级设计中所得的程序代码翻译级设计中所得的程序代码翻译级设计中所得的程序代码翻译级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间成实际电路的各种元器件以及他们之间成实际电路的各种元器件以及他们之间成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称的连接关系，可以用一张表来表示，称的连接关系，可以用一张表来表示，称的连接关系，可以用一张表来表示，称为门级网表（为门级网表（为门级网表（为门级网表（NetlistNetlist）。）。）。）。n nSTASTA（Static Timing AnalysisStatic Timing Analy

5、sis，静态时序，静态时序，静态时序，静态时序分析）：套用特定的时序模型（分析）：套用特定的时序模型（分析）：套用特定的时序模型（分析）：套用特定的时序模型（Timing Timing ModelModel），针对特定电路分析其是否违），针对特定电路分析其是否违），针对特定电路分析其是否违），针对特定电路分析其是否违反设计者给定的时序限制（反设计者给定的时序限制（反设计者给定的时序限制（反设计者给定的时序限制（Timing Timing ConstraintConstraint）n n RTL Code风格代码(di m)检查功能仿真逻辑综合成功？综合后仿真成功？STA成功？代码修改约束修改N

6、NNNetlist 后端整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。第6页/共50页第六页，共50页。前端工具前端工具(gngj)(gngj)n n仿真和验证n nQUATURSIIn nCadence的Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch,verilog-xl的集合。n n综合n nSynopsys的DCn nCadence的RTLCompliler号称时序，面积和功耗都优于DC，但是仍然无法取代人们(rnmen)耳熟能详的DC.n nBuildG

7、ates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用。n n启动命令：bg_shellgui&第7页/共50页第七页，共50页。后端设计后端设计(shj)(shj)（NetlistNetlisttoto LayoutLayout）n nAPR:Auto Place and Route,APR:Auto Place and Route,自动自动布局布线布局布线n nExtract RC:Extract RC:提取延时信息提取延时信息n nDRCDRC：Design Rule CheckDesign Rule Check，设计，设计规则规则(guz)(guz)检查。检

8、查。n nLVSLVS：Layout Versus SchematicLayout Versus Schematic，版图电路图一致性检查。版图电路图一致性检查。ARPExtrat RCSTA成功(chnggng)？DRC成功？LVS成功？NN后仿真NetlistLayout EditN第8页/共50页第八页，共50页。APR(Auto Place And Route,自自动动(zdng)布局布线布局布线)n n芯片布图（RAM,ROM等的摆放、芯片供电网络配置、n n I/O PAD摆放）n n标准单元的布局(bj)n n时钟树综合n n布线n nDFM（Design For Manufac

9、turing)布局布线(b xin)主要是通过EDA工具来完成的第9页/共50页第九页，共50页。APR工具工具(gngj)工具APRSynopsysASTROCadenceEncounter第10页/共50页第十页，共50页。布局布线布局布线(b(bxin)xin)流程流程第11页/共50页第十一页，共50页。IO，电源，电源(dinyun)和地的布置和地的布置第12页/共50页第十二页，共50页。指定指定(zhdng)(zhdng)平面布置图平面布置图第13页/共50页第十三页，共50页。电源电源(dinyun)(dinyun)的规划的规划第14页/共50页第十四页，共50页。电源电源(d

10、inyun)(dinyun)布线布线第15页/共50页第十五页，共50页。布线布线(b(bxin)xin)第16页/共50页第十六页，共50页。ENCOUTER布局布线布局布线(b xin)设计流程设计流程1、登录服务器，进入终端(zhn dun)，输入：encounter，进入soc encounter第17页/共50页第十七页，共50页。2、调入门级网表和库 网表文件(wnjin)：bin/accu_synth.v约束文件(wnjin)：bin/accu.sdc时序库：hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib IO约束文件(wnjin)：bin/a

11、ccu.io第18页/共50页第十八页，共50页。Import design第19页/共50页第十九页，共50页。n n3、在advanced的power里添加(tin ji)VDD GND第20页/共50页第二十页，共50页。第21页/共50页第二十一页，共50页。4、布图规划floorplan 一开始有默认值，但我们需要(xyo)对自动布局的结果进来手工调整。Floorplanspecify Floorplan 我们需要(xyo)芯片具体的尺寸要求改变里面的数值。将Ratio(H/W)改为1 将core utilization改为0.5 将core to left/right/top/bo

12、ttom 改为10第22页/共50页第二十二页，共50页。第23页/共50页第二十三页，共50页。第24页/共50页第二十四页，共50页。n n5、creat power ringn n在power里选择(xunz)power planingadd rings会弹出add ring对话框第25页/共50页第二十五页，共50页。第26页/共50页第二十六页，共50页。6、placementn nplacestandard cellsn n然后(rnhu)placeplace Flip I/O第27页/共50页第二十七页，共50页。第28页/共50页第二十八页，共50页。7、Routen n ro

13、utenanoroute第29页/共50页第二十九页，共50页。得到得到(ddo)(ddo)最后的布线图最后的布线图第30页/共50页第三十页，共50页。时钟时钟(shzhng)(shzhng)树综合树综合时钟(shzhng)树和复位树综合为什么要放在APR时再做呢？时钟(shzhng)树综合的目的：低skew低clock latency第31页/共50页第三十一页，共50页。DFM(DFM(DFM(DFM(Design For Manufacturing)Design For Manufacturing)lDFM：可制造性设计 lDFM步骤在整个布局布线流程以后开始，主要目的是通过一些技术处

14、理防止芯片在物理制造过程中出现问题，造成芯片不能工作(gngzu)。DFM的目的在于提高良率。DFM主要考虑以下效应(xioyng)：天线效应(xioyng)Metal liftoff效应(xioyng)Metal over-etching效应(xioyng)第32页/共50页第三十二页，共50页。DFM信号线太长造成(zo chn)由金属线过窄造成(zo chn)由金属过宽造成第33页/共50页第三十三页，共50页。DRC（Design Rule CheckDesign Rule Check）n nDesign Rule：n n由于制造工艺与电路(dinl)性能等原因，对版图设计有一定要求，

15、比如说，线宽不能低于最低线宽，N阱间应当具有一定间距，每一层金属应当具有一定密度等。第34页/共50页第三十四页，共50页。LVS（layout versus schematic）n nLVS：n n LVS是为了(wi le)检查版图文件功能与原有电路设计功能的一致性。LVS软件根据标准单元库设计者提供的cdl网表文件从版图中提取电路网表。第35页/共50页第三十五页，共50页。用人单位要求用人单位要求(yoqi)(yoqi)n n高级高级(goj)(goj)数字前端电路工程师数字前端电路工程师 工作地点：成都工作地点：成都职位描述：职位描述：1.1.完成公司完成公司ASICASIC数字前端

16、的设计和验证；数字前端的设计和验证；2.2.配合数字后端部门完成配合数字后端部门完成ASICASIC的后端设计；的后端设计；3.3.配合测试部门完成配合测试部门完成ASICASIC的测试；的测试；4.4.完成相关文档的整理与编写。完成相关文档的整理与编写。任职要求：任职要求：1.1.相关专业本科以上学历；相关专业本科以上学历；2.4-52.4-5年相关工作经验，具有独立设计模块、芯片能力；年相关工作经验，具有独立设计模块、芯片能力；3.3.熟练掌握熟练掌握VerilogVerilog，熟悉芯片的仿真验证方法，熟悉，熟悉芯片的仿真验证方法，熟悉NC-SimCS,QuartusNC-SimCS,Q

17、uartus等等EDAEDA工具；熟悉工具；熟悉ASICASIC设计流程；了解系统总线架构和常用软硬件接口协议。设计流程；了解系统总线架构和常用软硬件接口协议。4.4.良好的沟通协调能力及团队合作精神。良好的沟通协调能力及团队合作精神。数字后端设计工程师数字后端设计工程师 职位描述：职位描述：负责数字电路的综合、自动布局布线、时钟分析、时序修正、电源分析、信号完整性分析、物理负责数字电路的综合、自动布局布线、时钟分析、时序修正、电源分析、信号完整性分析、物理验证、代工厂验证、代工厂tapeouttapeout等数字后端工作，协助前端工程师完成设计、验证和时序分析，完成对代等数字后端工作，协助前

18、端工程师完成设计、验证和时序分析，完成对代工厂数据交接和对客户技术支持。工厂数据交接和对客户技术支持。任职资格：任职资格：1.1.微电子相关专业，本科以上学历。微电子相关专业，本科以上学历。2.2.熟悉熟悉SOCSOC从从RTLRTL到到GDSGDS的完整设计流程；的完整设计流程；3.3.能够熟练使用能够熟练使用Astro/EncounterAstro/Encounter、DC/PCDC/PC、PTPT、FormalityFormality、MentorDFTMentorDFT、StarRCStarRC、CalibreCalibre等相等相关设计工具的某一套或几种；关设计工具的某一套或几种；4.4.较好的英文阅读能力；较好的英文阅读能力；5.5.高效的学习能力和团对合作精神。高效的学习能力和团对合作精神。第37页/共50页第三十七页，共50页。谢谢谢谢(xixie)(xixie)第38页/共50页第三十八页，共50页。感谢您的观看感谢您的观看(gunkn)！第50页/共50页第五十页，共50页。